台积电先进制程规划及相关供应链 福邦投顧研究部202410

台積電先進製程規劃及相關供應鏈福邦投顧研究部2024.10結論結論圓代工產能64%。n台積電為晶圓代工之領導廠商，並持續擴大海外產能日(/美/歐)、開發新製程n台積電營收約有10%來自先進封裝，預計每年花費30億美元投資於先進封裝產底前產能仍無法滿足市場需求。廠商在後段製程上具備一定的自主研發能力，預期隨著台積電在先進製程、封裝技術上的發展，加上台積電近來年積極推動在地化供應鏈，帶動相關設備廠商營運大幅成長。n相關個股22目錄目錄4 二台積電為先進製程領導廠商8 四台積電先進封裝商機23四四相關個股整理4333整體晶圓代工之產能利用率仍處於低檔整體晶圓代工之產能利用率仍處於低檔•晶圓代工之產能利用率自4Q22起下滑，因經濟疲軟因素，消費性產品(手機、電腦、筆電)需求惡化，故自4Q22庫存調整至4Q23，產能利用率下滑至60-70%區間。•觀察晶圓代工產值變化，自2022年達1,310億美元高峰後，2023年進行庫存調整，2024年重回復甦軌道，2024-27年晶圓代工產值年複合成長率約6.6%。•2024-27年ASP平均年增低個位數，主要中美貿易戰下，中國晶圓代工廠商擴大成熟製程晶圓產能，整體產能利用率未達90%以上之水準；出貨量平均年增約一成，隨市場需求復甦而成長。圖1、晶圓代工存貨及產能利用率變化圖2、晶圓代工產值、ASP、出貨量CAGR6.6%【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：SEMI、Gartner、福邦投顧整理預估5全球半導體產業中以先進製程庫存狀況最佳，需求最強全球半導體產業中以先進製程庫存狀況最佳，需求最強•隨電子產品銷售增加、半導體產能增加，帶動全球半導體庫存穩定增加，據統計，目前平均庫存周轉天數為88天。•因全球通膨居高不下、各國升息政策，造成電子終端市場需求趨緩，JPMorgan(JPM-US)1Q24報告指出自2H22起全球電子產品進入庫存調整期至2H24。•2024年隨AI需求、非AI(LDD需求預計於2H24落底反彈，帶動2024年全球半導體產業庫存回補動能。•在先進製程方面，因台積電掌握AI晶片市場領導地位、先進製程產品定價能力，帶動毛利率、產能利用率提升，加上先進製程庫存天數持續降低，扮演全球晶圓代工的火車頭。圖3、全球半導體庫存變化圖4、先進製程產業庫存變化參考資料：台灣、美國、日本、歐洲主要半導體公司庫存參考資料：台積電庫存【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：各公司資訊、InternationalBusinessStrategies(IBS)、福邦投顧整理6•先進製程需求，主要來自HPC、AI伺服器、智慧型消費裝置等應用，因該應用對晶片運算能力要求高，優先採用先進製程生產之。•因市場需求帶動7奈米以下出貨量成長，2022-26年CAGR約27%，7奈米以下先進製程滲透率持續提升，預計至2025年提升至總晶圓代工產能之64%。•根據台積電(2330TT)2Q24法說會資訊，7奈米以下製程別營收佔比67%；營收規模達4,513億元。•台積電2Q24HPC相關營收佔比52%，營收規模達3,502億元。AIGPU及ASIC年出貨量遞增，預計2022-26年CAGR為42%，出貨量自2022年4,525千個成長至2026年18,148千個，市場對於AI相關需求強勁。圖5、台積電2Q24應用別(%)圖6、AIGPU及ASIC出貨量單(位：千個)【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Gartner、福邦投顧整理7台積電為先進製程領導廠商各大晶圓代工廠之製程競爭無止盡各大晶圓代工廠之製程競爭無止盡•自2022年3奈米起，台積電為多家企業之獨家供應商，如：Apple、Qualcomm、Nvidia、AMD，3奈米供不應求主因，為全球AI伺服器需求增加、iPhone16系列配備AI功能。•台積電先進製程技術，領先晶圓代工同業至少3年以上時間：n2024年9月，Intel自家ArrowLake處理器放棄採用自家製程(20A)，將採用台積電N3家族製程技術。n2024年9月，三星於SemiconTaiwan2024論壇表示，未來將與台積電共同研發HBM4之第六代HBM技術，而不採用自家三星晶圓製程技術。20162017201820192020202120222023202420252026202720292031TSMCN16FFN10/12N7N7+N5/6N5PN4/3N3P、N3XN2GAAN2PGAAA14GAAA10GAAA7GAASamsungN14FFN10/12N8N7N5/6N43GAE3GAPSF2SF2PSF1.4IntelN1420A/18A14A-EUMCN14FFN22GFSN22FDSOIN12FFN12FDSOISMICN14FFN12FFN8、N10FF【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：各公司資訊、SemiconTaiwan2024、福邦投顧整理9台積電領導先進製程技術，預計台積電領導先進製程技術，預計2025年進入2奈米時代•因應高速運算(HighPerformanceComputing,HPC)之需求，三大先進製程代工廠台(積電、Samsung、Intel)持續推進製程節點升級，預計2024-25年開始量產2奈米製程，並於2027年進入1.4奈米之領域。•IBS機構分析，2奈米製程成本將比3奈米高50%以上，2奈米晶圓價格將至30,000美元,以iPhoneAP製造成本為例，將自N3的50美元上漲至N2的85美元，漲幅達70%。•IBS機構預估：建造一座月產能5萬片2奈米晶圓廠，所需成本約280億美元，同樣產能之3奈米晶圓廠，所需成本約200億美元，主要增加成本來自ASMLEUV設備數量增加。表2、三大先進製程代工廠量產時程台積電5奈米(N5)台積電7奈米(N7)台積電5奈米(N5)台積電7奈米(N7)台積電2奈米(N2)台積電1.4奈米(A14)台積電3奈米(N3)Intel1010奈米Intel77奈米Intel33奈米Intel20/18A2/1.8Intel1010奈米Intel77奈米Intel33奈米Intel20/18A2/1.8奈米SamsungSamsung7奈米(N7)Samsung5奈米(N5)Samsung3奈米(3GAE)Intel14A1.4奈米Samsung2奈米(SF2)【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：各公司資訊、InternationalBusinessStrategies(IBS)、福邦投顧整理10台積電最新之先進製程技術演進台積電最新之先進製程技術演進(2/3nm)摩爾定律(Moore’sLaw)：說明晶片上電晶體，每18個月將增加1倍，等於性能每2年翻倍。•台積電N3製程一共衍生4種製造工藝，分別為N3E、N3P、N3S、N3X，皆採用FinFET技術生產，允許客戶針對性能、功耗、面積目標等需求，客製化設計最優配置。•台積電N2製程採用GAA(Gate-All-Around)技術，稱為「NanosheetFET」，與競爭對手三星(GAAFET)、Intel(RibbonFET)使用技術差不多，預計最早於2025年開始量產。•資本支出：一座月產能5萬片的晶圓廠，N2成本約280億美元、N3成本約200億美元。圖7、MOSFET、FinFET、GAA技術比較【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理11台積電先進製程生產技術差異台積電先進製程生產技術差異GAA及FinFET主要技術差異：•台積電N2製程比N3製程，速度快上10-15%、功耗降低25-30%、電晶體密度增加1.15倍。•GAA降低電壓(0.75V->0.7V)來提高功率、效率。•GAA調整通道寬度，增加面積驅動電流增強效能。•以台積電一片12吋晶圓售價而言，N710,000美元、N320,000美元、N230,000美元。圖8、N2與N3E性能比較圖9、台積電製程單價(美元)+50%+50%附註：GAA(Gate-All-Around)為閘極環繞式電晶體、FinFET為鰭式電晶體【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、Digitimes、福邦投顧整理預估12台積電未來先進製程技術演進台積電未來先進製程技術演進(奈米時代進入埃米時代)根據IMEC機構所敘之藍圖：•GAA技術將被使用於N2、A14、A10、A7•自A5製程節點起，開始使用CFET技術，透過電晶體垂直堆疊，達到尺寸微縮目的。•台積電將於2026年量產1.6奈米之A16製程，正式進入埃米時代(Angstrom)。•台積電A16製程將結合超級電軌(SuperPowerRail)與奈米片電晶體，透過超級電軌將電網移至晶圓背面，釋出更多訊號網路空間，提升邏輯密度與效能。•台積電A16製程相比N2製程，速度增加8-10%、功耗降低15-20%、晶片密度提高1.1倍。圖10、IMEC預估未來製程技術(2018-2036)圖11、台積電製程技術藍圖(2018-2027)附註1：CFET(ComplementaryFieldEffectTransistor)為互補式堆疊電晶體附註2：1埃米等於10奈米【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、IMEC、福邦投顧整理13台積電為全球晶圓代工產業之領導廠商，市佔率達台積電為全球晶圓代工產業之領導廠商，市佔率達6成•台積電於晶圓代工市場位居領導廠商，2023年市佔率59%；研究員預估2024年市佔率可達•2024年台積電市佔率提升，主要動能為：(1)AI對GPU需求強進(2)N3製程除三星LSI事業部及一家中國虛擬貨幣晶片公司外，皆為台積電客戶；2Q24N3製程營收佔比達15%；2Q24毛利率53.17%，長期目標維持53%以上之水準。圖12、晶圓代工市佔率(年度)【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：TrendForce、IEK、福邦投顧整理預估14台積電先進製程之全球布局台積電先進製程之全球布局台積電新設海外據點•日本JASM|熊本：一廠(12/16/22/28nm)月產能5.5萬片、二廠(12nm以下)月產能6萬片、預計興建三廠(規劃中)•歐洲ESMC|德國：台積電第一座歐洲12吋廠，生產(12/16/22/28nm)月產能4萬片 ,主要為車用晶片需求。以持股比例而言，台積電70%、NXP10%•美國亞|利桑那：一廠(4/5nm)月產能2萬片、二廠(3/2nm)月產能3萬片圖13、台積電全球新布局台積電台積電|熊本晶圓廠(23)•一廠：12/16/22/28奈米，預計4Q24量產•二廠：6/7奈米，預計2027年開始量產竹科廠|全球研發中心•0.45微米以上(2)•0.15-0.5微米(3)•0.11-0.18微米(5)•0.11-0.25微米(8)•3奈米-0.25微米(12)•2奈米(規劃中)中科廠•6/7/10/22/28奈米(15)•2奈米(規劃中)嘉科 高雄•0.11-0.18微米(6)•12奈米-0.13微米(14)•3-5奈米(18)•CoWoS先進封裝台積電亞|利桑那晶圓廠(21) •一期：4/5奈米，預計1H25量產•二期：2/3奈米，預計2028年量產•三期：2奈米or埃米製程台積電|德勒斯登晶圓廠 •一廠：12/16/22/28奈米，預計2027年開始量產嘉科廠•CoWoS先進封裝因挖到遺跡停工高雄廠(22)•2奈米，預計2025年量產中科d竹科【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理15台積電先進製程廠房配置台積電先進製程廠房配置表3、台積電台灣先進製程廠房及技術廠房位置N28/22/16/12N7N4/5N3N2/1.4現況Fab15台中VV使用Fab16南京V使用Fab18台南VV使用Fab20新竹V預計2H25使用Fab21亞利桑那VVVFab22高雄V預計2H25使用Fab23熊本V預計2H24使用未定台中V預計2027使用未定龍潭V未定未定德國V預計2027使用【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Gartner、福邦投顧整理預估16台積電先進封裝廠房配置台積電先進封裝廠房配置表4、台積電台灣先進封裝廠房及技術廠房位置BumpingInFOCoW-S/LoSSoIC現況AP1(RD)VVV新竹新竹V使用AP2(B)台南V使用AP2(C)台南台南V建造中AP3龍潭VV使用AP5VVV台中台中預計4Q24使用AP6竹南VVV使用AP7(P1)V嘉義V因挖掘遺跡而停工AP7(P2)嘉義V預計2026年完工AP8台南群(創廠)VV預計4Q25生產CoW-S補充：台積電以171.4億元購入群創光電(3481TT)南科四廠5.5代廠，主要用於擴充CoWoS-S產能。【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理17台積電台積電2024-25年資本支出維持年成長台積電資本支出規劃：•台積電每年資本支出規劃，均以客戶未來數年需求及市場成長為考量。•2024年起，客戶對於AI需求強勁，帶動2024-25年資本支出年成長約2%及14%。•台積電2Q24法說會說明，預計2024年資本支出約70-80%用在先進製程技術、10-20%用在特殊製程技術、10%用在先進封裝測試和光罩生產。•依據台積電資本支出指引，2024-27年先進封裝資本支出預估為31、35、29、30億美元。•依據台積電永續報告書目標，至2030年間接原物料、零配件採購比率將達64%及60%。圖14、2018-27年台積電資本支出(USDMM)圖15、2024-27年台積電先進封裝資本支出【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、Bloomberg、福邦投顧整理預估18全球半導體設備以晶圓廠設備為主全球半導體設備以晶圓廠設備為主們所看到的晶片。•目前全球半導體設備市場規模以晶圓廠相關設備占比最高，接近9成占比。圖16、半導體製造流程【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Semi；福邦投顧整理20國內晶圓廠設備商主要以幫國際大廠代工為主國內晶圓廠設備商主要以幫國際大廠代工為主在2023年占比高達7成。•國內廠商主要幫這五大國際廠商做代工，少部分廠商有自主研發的能力，像是天虹自主研發設備主要為PVD、ALD以及Bonder/De-Bonder等設備。擴散自有：天虹代理：辛耘代理：辛耘蝕刻自有：天虹代理：辛耘相關耗材：中砂【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：各家公司資料、Bloomberg；福邦投顧整理21台積電積極推動在地化，助攻國內後段設備廠發展台積電積極推動在地化，助攻國內後段設備廠發展•相較前段製程設備，國內設備廠商在後段製程上具備一定的自主研發能力，隨著台量測量測濕式製程自有：弘塑、辛耘相關耗材：昇陽半導體、中砂代工：公準、帆宣【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：各家公司資料、Bloomberg；福邦投顧整理22台積電先進封裝商機台積電先進封裝技術藍圖台積電先進封裝技術藍圖台積電成立3DFabric聯盟•整合不同封裝技術因應市場需求，如：LogicChiplet、GPU、HBM、ASIC。•其中台積電CoWoS封裝技術，於2023-28年平均CAGR超過50%，亦超過先進製程2023-28年平均CAGR23%。圖17、台積電3DFabric聯盟【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Yole、IEK、福邦投顧整理24台積電台積電3DFabric主要生產之封裝技術台積電3DFabric聯盟主要技術•CoWoS：CoWoS-S(SIInterpos圖18、台積電3DFabric技術3DSi3DSiStacking【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理25先進封裝技術介紹先進封裝技術介紹何謂先進封裝技術？•先進封裝技術，將多個半導體晶片(Logic,Memory,MEMS,RF)結合為單一電子封裝之製造程序，透過此技術可提升功能、降低成本。•常見的先進封裝技術，如：2D(InFO)、2.5D(CoWoS)、3D(SoIC)、異質整合、FOPLP、系統級封裝等方法，透過封裝技術連結到IC載板或印刷電路板(PCB)上。•其中2D技術為最成熟者，約佔先進封裝產能70-80%，應用於AppleA/M系列晶片。•3D相比2D封裝技術，主要透過矽穿孔「堆疊」技術，達到資料間高速傳輸。圖19、2.5D/3DIC先進封裝技術示意圖圖20、2D/3D封裝差異附註1：封裝主要作用為保護避(免裸晶Die接觸水器)、散熱、導通高(密集接點)等三項功能，附註2：TSV(Through-SiliconVia)矽穿孔技術，建立晶片間通訊以及與基板間通訊。【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、優分析、福邦投顧整理26先進封裝市場規模與佔比•除半導體製程微縮外，得透過先進封裝技術在相同空間整合更多晶片。•先進封裝市場規模：2024年市場規模達470億美元，預估2022-28年平均CAGR達8.6%。•封裝市場佔比：2024年先進封裝佔48%，至2027年提升至53%。•先進封裝市場需求，主要來自於5G、AI、HPC、圖21、先進封裝市場規模(USDbn)圖22、封裝市場佔比CAGR+8.6%CAGR+8.6%【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Yole、IEK、福邦投顧整理預估27台積電先進封裝之合作夥伴及產能台積電先進封裝之合作夥伴及產能台積電3DFabric聯盟之封裝測試成員及技術•封裝：日月光、矽品、Amkor(美)日月光推出整合設計生態系統(IntegratedDesignEcosystem,IDE)，提升設計效率及縮短50%週期。台積電先進封裝產能•研究員預估：每1萬片CoWoS產能將挹注台積電營收1.0-1.2%。•預計2025年底，台積電CoWoS月產能達7萬片，預估挹注2026年營收至少達7.0-8.4%。圖23、台積電CoWoS產能仟(片)圖24、台積電SoIC產能仟(片)預計2025預計2025年底達月產能70,000片【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Yole、JPMorgan、福邦投顧整理預估28台積電台積電SoW策略，涵蓋InFo、CoWoS、SoIC技術圖25、台積電SoW策略推出時間技術名稱CoWoS、SoICSoW(SystemonWafer)光罩尺寸3.3倍5.5倍8倍以上40倍以上HBM數量8個12個12個60個以上載板尺寸運算功耗1倍3.5倍以上7倍以上40倍以上【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理29台積電台積電CoWoS家族介紹台積電3DFabric技術家族-CoWoS(2.5D)•CoWoS-S：中介層(Interposer)使用矽，成本為最高，主要應用產品有NvidiaH100/200、AMDMI300/325/350、IntelGa•CoWoS-L：中介層(Interposer)使用LSI，來實現較S系列更密集之晶片間連接，主要應用產品有NvidiaBlackwell(2025)、Rubin(2026-27)。•CoWoS-R：中介層(Interposer)使用RDL，透過布線連接小晶片，適合搭配HBM記憶體、SoC晶片，主要應用產品有AWSInferentia(AI推論晶片)、Trainium(AI訓練晶片)。圖26、CoWoS-S圖27、CoWoS-R錫球錫球圖28、CoWoS-L【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理30台積電台積電CoWoS比較分析(表6)CoWoS-SCoWoS-LCoWoS-R中介層矽LSI(LocalSiliconInterconnect)RDL(RedistributionLayer)成本高中低成熟度高低中信號完整度中高低封裝HBM數量HBM2*8顆HBM3*8-12顆HBM2*2-4顆H100(1個邏輯、6個HBM(1個邏輯、6個HBM)(2個邏輯、8個HBM)產品應用AI伺服器未來AI晶片網通產品LSI較矽堅固，有更佳光罩拼接利用整合InFO技術，中介層使優勢技術最成熟能力，可使光照尺寸放大對應更大的中介層、AI晶片。用RDL來連接小晶片，實現HBM及SoC整合目的。劣勢受限於光罩尺寸(ReticleSize)，主要因微影設備之光罩尺寸極限為858mm²。未來隨邏輯晶片、HBM數量愈多，所要求之中介層面積愈大。1.LSI缺乏矽的電氣性能，故I/O密度低於S系列。2.因RDL嵌入LSI強化I/O密度，導致晶圓翹曲(Warpage)問題，為良率低之主因。-【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理31因因CoWoS處於供不應求，台積電積極擴充先進封裝產能CoWoS產能供不應求•2024年市場對於CoWoS需求一年需求量為355千片、供給量為372千片，供需比為1.05。•CoWoS需求主要來自於GPU及ASIC之AI產品，其中Nvidia佔整體需求量56%。•台積電預期2022-26年CoWoS產能年複合成長率達50%，預計持續擴充CoWoS產能至2026年，佔全球產能8成以上。•台積電近期以171.4億元購入群創光電南科4廠5.5代廠，主要用於擴充CoWoS-S/L產能。圖29、CoWoS市場需求及供給(千片)圖30、CoWoS客戶需求量(千片)【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、優分析、福邦投顧整理32CoWoSCoWoS製程相關設備廠商內容設備供應廠商BottomDie•先將Siinterposer與晶片藉由ubump堆疊至一起。•填入Underfil保l護晶片與廉潔的結構。撿晶、固晶、熱壓接合(TCB)以及填膠設備•萬潤、均華接合至載板暫(時)•將晶片接合至暫時用載板，以方便後面製程進行。•用化學機械平坦化製程(CMP)將Siinterposer薄化。•並將上面的化學藥劑清洗乾淨後，加上RDL以及Solderball。CMP設備(搭配研磨液、研磨墊、鑽石蝶等)、單晶圓&批次式清洗設備(Wetbench)•弘塑、辛耘、志聖、中砂切割晶圓&封裝•將晶圓從載板轉移至膠帶上，並進行切割。•將晶片從膠帶上取下並結合至PCBorABF載板上(Substrate)。•最後加上保護封裝體之環形框和蓋板，並使用熱介面金屬雷射剝離、切割設備•鈦昇、萬潤、竑騰備註：以台積電CoWoS-S製程為例【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台大工學院、各家公司資料；福邦投顧整理33台積電台積電SoIC家族介紹台積電3DFabric技術家族-SoIC(3D)SoIC(System-on-Integrated-Chips)為台積電之3D矽堆疊技術，為SoC集合體，將多個SoC晶片以縱向、橫向方式，透過矽穿孔(Through-SiliconVia,TSV)技術堆疊，提升主晶片速度、功耗。•AMDMI300為首顆採用CoWoS+SoIC先進封裝技術之AI加速晶片。(竹南AP6)•Apple下一代M5晶片，將使用台積電2奈米製程及SoIC先進封裝技術，預計4Q25量產。•SoIC製造過程在CMP研磨後需要清洗，台廠主要受惠者為濕製程設備廠，如：弘塑、辛耘。圖31、SoIC圖32、SoIC代替SoC晶片TSV矽穿孔技術要製程包括薄化、鑽孔、填充導電材質、晶圓連接等，將SoC晶片結合為一。TSV矽穿孔技術【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理34台積電台積電SoIC實現高密度互連之效果台積電SoIC技術實現HybridBonding台積電SoIC分為SoIC-P(錫球連接)、SoIC-X(銅對銅連接)兩項技術：•SoIC-P：為節省生產成本，台積電於2025年推出採用錫球連接之方式，以滿足客戶有限預算。•SoIC-X：為主流SoIC技術，透過銅對銅之HybridBonding技術，省下錫球放置空間，可縮短上下SoC晶片接點之間距(BondPitch)，達到高密度互連之效果。圖33、SoIC技術分類錫球連接錫球凸塊微縮進入10µm以下面臨瓶頸，如：加熱時融化連接造銅對銅【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、福邦投顧整理35國內濕製程設備商為國內濕製程設備商為SoIC發展下主要受惠者•目前主流SoIC技術為SoIC-X，主要透過銅對銅之H•濕製程設備可用於CMP(化學機械研磨)、電漿活化後的表面清洗，因此預期國內濕•在鍵合設備的研發難度上就相對較高，目前技術主要掌握在BESI、ASMPT、EVG圖34、Hybridbonding流程【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：Samsung、Trendforce；福邦投顧整理36台積電台積電InFO技術台積電Fan-Out技術-InFO隨半導體微縮技術進展，使晶片尺寸持續縮小、I/O數量增加，台積電扇出型封裝InFO(IntegratedFan-Out)技術發展已發展10年以上。•台積電於2014年發展出InFO技術，該技術於2016年量產，先用於AppleiPhone7系列手機A10處理器封裝。•Fan-Out技術，可分為扇出型晶圓級封裝FOWLP(Fan-OutWaferLevelPackaging)及扇出型面板級封裝FOPLP(Fan-OutPanelLevelPackaging)兩種技術。•FOPLP技術特性為尺寸比晶圓更大、成本更低，主要用於消費性IC(PMIC、功率元件)、2.5DAI相關封裝；關鍵瓶頸為良率、品質、封裝材料及製程設備重新開發設計。圖35、Fan-Out技術圖36、群創FOPLP技術【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、群創、Yolo、福邦投顧整理37台積電台積電FOPLP技術台積電FOPLP技術台積電目標2027年量產FOPLP技術，其中以TGV鑽孔為技術關鍵。•FOPLP+TGV生產技術，可實現更高之面積利用率，及更低成本之單位產能。•2Q24法說會指出，目前FOPLP生產技術未臻成熟，如：支持大於10倍光罩尺寸之晶片。•FOPLP與FOWLP相較，可挑出良好IC、提升良率、縮小封裝體積、大面積封裝等優勢。•FOPLP生產瓶頸：尺寸愈大基板，愈容易發生翹曲(Warpage)問題，影響到精度及良率。•FOPLP技術演進(參考群創)：2H24量產ChipFirst製程；2025-26年量產RDLFirst製程；2026-27年量產TGV製程。圖37、FOPLP生產示意圖圖38、玻璃芯封裝結構【僅供內部教育訓練使用，嚴禁外流】【僅供內部教育訓練使用，嚴禁外流】資料來源：台積電、Samtec、福邦投顧整理38FOPLPFOPLP市場發展現況大廠FOPLP發展現況FOPLP主要由台積電、日月光投控(3711TT)、力成(6239TT)、群創(3481TT)、三星電機生產。•FOPLP封裝