EDA技术项目教程-基于VHDL与FPGA EDA试题期末2

1．填空（30分）（1）VHDL设计文件由（）、（）、库和（）等部分构成，其中（）和（）可以构成最基本的VHDL程序。（2）在VHDL中最常用的库是（）标准库。（3）VHDL的结构体用来描述设计实体的（）和（），是外界看不到的部分。（4）在VHDL的端口声明语句中，端口方向包括（）、（）、（）和（）。（5）VHDL的字符是以（）括起来的数字、字母或符号。（6）VHDL的标识符名必须以（），后跟若干字母、数字或单个下划线构成。（7）VHDL的数据对象包括（）、（）和（），用来存放各种类型的数据。（8）VHDL的变量是一个（），只能在进程、函数和过程中声明和使用。（9）（）是从多路输入数据中选择一路送至输出端的逻辑功能部件，是一种多输入、单输出的组合逻辑电路。（10）在数字电路中，需要将具有某种特定含义的信号变成代码，利用代码表示具有特定含义对象的过程，称为（）。编码器分为（）和（）两类。（11）在VHDL中，PROCESS结构内部是由（）语句组成的。A．顺序B．并行C．顺序或并行D．任何（12）在VHDL的进程语句中，不能在敏感信号表列出的是电路的（）信号。A．输入B．时钟C．输出D．输入或输出（13）进程的说明部分定义该进程所需的局部数据环境，不能定义（）。A．常量B．信号C．子程序D．变量（14）进程的顺序语句部分不能包含（）语句。A．条件信号赋值语句B．IF语句C．变量赋值语句D．CASE语句（15）在VHDL的CASE语句中，条件语句中的“=>”不是操作符，只相当于（）的作用。A．IFB．THENC．ANDD．OR2．单项选择（10分）（1）VHDL的设计实体可以被高层次的系统（），成为系统的一部分。A．输入B．输出C．仿真D．调用（2）VHDL的实体声明部分用来指定设计单元的（）。A．输入端口B．输出端口C．管脚D．以上均可（3）VHDL的WORK库是用户设计的现行工作库，用于存放（）的工程项目。A．用户自己设计B．公共程序C．共享数据D．图形文件（4）在VHDL的端口声明语句中，用（）声明端口为具有回读功能的输出方向。A．INB．OUTC．INOUTD．BUFFER（5）在VHDL中，（）的数据传输不是立即发生的，赋值需要一定的延时时间。A．信号B．变量C．常量D．变量（6）在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以汇集在（）中。A．设计实体B．子程序C．结构体D．包（7）在VHDL中，目标变量的赋值符号是（）。A．=：B．=C．：=D．<=（8）在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（）种逻辑值。A．4B．7C．8D．（9）在VHDL中，定义信号名时可以用（）符号为信号赋初值。A．=：B．=C．：=D．<=（10）在VHDL的并行语句之间，可以用（）来传递信息。A．变量B．信号C．常量D．变量或信号3．简答（10分）（1）信号与变量使用时有何区别？（2）BUFFER与INOUT有何异同？（3）为什么实体中定义的整数类型通常要加上一个范围限制？4．改正程序中的错误（10分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USESTD_LOGIC_UNSIGNED.ALL;ENTITYExe_8IS；PORT(CLK:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDExe_8;ARCHITECTUREaOFExeISBEGINProcess(CLK)VARIABLEQTEMP:STD_LOGIC_VECTOR(6UP0);BEGINIFCLK'EVENTANDCLK='1'THENQTEMP:=QTEMP+1;ENDIF;Q<=QTEMP;ENDPROCESS;ENDa;5．在下面横线上填上合适的VHDL的语句，完成16位数据“四选一”数据选择器的设计。（10分）LIBRARYIEEE.USEIEEE.STD_LOGIC_1164.ALL.ENTITYMUX16ISPORT(D0,D1,D2,D3:INSTD_LOGIC_VECTOR(15DOWNTO0);SEL:INSTD_LOGIC_VECTOR(__________DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREONEOFMUX16ISBEGINWITH________SELECTY<=D0WHEN"00",D1WHEN"01",D2WHEN"10",D3WHEN_____