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1什么是Setup和Holdup时间?

建立时间(SetupTime)和保持时间(Holdtime)。建立时间

是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是

指时钟跳变边沿后数据信号需要保持不变的时间。见图lo

如果不满足建立和保持时间的话，那么DFF将不能正确地采

样到数据，将会出现metastability的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保

持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

图1建立时间和保持时间示意图

2什么是竞争与冒险现象？怎样判断？如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，

导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第2页共78页

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是添加布尔式的消去项，二是在芯片外部加电

容。

3用D触发器实现2倍分频的逻辑电路？

Verilog描述：

moduledivide2(elk,clko,reset);

inputelk,reset;

outputclko;

wirein;

regout;

alwaysx(posedgeelkorposedgereset)

if(reset)

out<=0;

else

第2页共78页

编号：

时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第3页共78页

out<=in;

assignin=~out;

assignclk_o=out;

endmodule

图形描述：

4什么是〃线与〃逻辑，要实现它，在硬件特性上有什么具体

要求？

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,

要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻

辑门。

同时在输出端口应加一个上拉电阻。

5什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。

第3页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第4页共78页

异步逻辑是各时钟之间没有固定的因果关系。

6请画出微机接口电路中，典型的输入设备与微机接口逻辑

示意图（数据接口、控制接口、所存器/缓冲器）。

7你知道那些常用逻辑电平？TTL与C0MS电平可以直接互连

吗？

12,5,3.3

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，

而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以

直接互连。TTL接至CMOS需要在输出端口加一上拉电阻接到5V

或者12V0

8可编程逻辑器件在现代电子设计中越来越重要，请问：你

所知道的可编程逻辑器件有哪些？

PAL,PLD,CPLD,FPGAo

9试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

moduledff8(elk,reset,d,q);

第4页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第5页共78页

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

alwaysx(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

10设想你将设计完成一个电子电路方案。请简述用EDA软件

(如PR0TEL)进行设计(包

第5页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第6页共78页

括原理图和PCB图）到调试出样机的整个过程。在各环节应

注意哪些问题？

电源的稳定上，电容的选取上，以及布局的大小。

11用逻辑门和emos电路实现ab+cd

12用一个二选一mux和一个inv实现异或

一三给了reg的setup,hold时间，求中间组合逻辑的delay

范围。

Delay<period-setup-hold

14如何解决亚稳态

亚稳态是指触发器无法在某个规定时间段内达到一个可确认

的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出

电平，也无法预测何时输出才能稳定在某个正确的电平上。在这

个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状

态，并且这种无用的输出电平可以沿信号通道上的各个触发器级

联式传播下去。一五用verilog/vhdl写一个fifo控制器

第6页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第7页共78页

包括空，满，半满信号。

16用verilog/vddl检测stream中的特定字符串

分状态用状态机写。

17用mos管搭出一个二输入与非门。

一八集成电路前段设计流程，写出相关的工具。

19名词IRQ,BIOS,USB,VHDL,SDR

IRQ:InterruptReQuest

BIOS:BasicInputOutputSystem

USB:UniversalSerialBus

VIIDL:VHICHardwareDescriptionLanguage

SDR:SingleDataRate

20unix命令cp-r,rm,uname

21用波形表示D触发器的功能

第7页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第8页共78页

22写异步D触发器的verilogmodule

moduledff8(elk,reset,d,q);

inputelk;

inputreset;

inputd;

outputq;

regq;

alwaysx(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

第8页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第9页共78页

23WhatisPCChipset?

芯片组（Chipset）是主板的核心组成部分，按照在主板上的

排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供

对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插

槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、

RTC（实时时钟控制器）、USB（通用串行总线）、Ultra

DMA/33（66）EIDE数据传输方式和ACPI（高级能源管理）等的支

持。其中北桥芯片起着主导性的作用，也称为主桥（HostBridge）o

除了最通用的南北桥结构外，目前芯片组正向更高级的加速

集线架构发展,Intel的8xx系列芯片组就是这类芯片组的代表，

它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯

片，能够提供比PCI总线宽一倍的带宽，达到了266MB/S。

24用传输门和反向器搭一个边沿触发器

25画状态机，接受1,2,5分钱的卖报机，每份报纸5分钱

libraryieee;

第9页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第1。页共78页

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitypdivis

port(elk:instdlogic;

y:outstdlogic);

endpdiv;

architecturebhofpdivis

signalloadn,loadm,a,b:std_logic;

signalqn,qm:std_logic_vector(2downto0);

begin

process(elk,loadn,loadm)

begin

ifloadn='Tthen

第10页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第11页共78页

qn<="010";

elsifelk'eventandclk=，1'then

qn<=qn-l;

endif;

ifloadm=，1'then

qm<=〃010”;

elsifelk'eventandelk='O'then

qm<=qm-l;

endif;

endprocess;

loadn<=qn(2);

loadm<=qm(2);

a<=qn(l);

第11页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第12页共78页

b<=qm（l）;

y<=anorb;

endbh;

汉王笔试

下面是一些基本的数字电路知识问题，请简要回答之。

a）什么是Setup和Holdup时间?

b）什么是竞争与冒险现象？怎样判断？如何消除？

c）请画出用D触发器实现2倍分频的逻辑电路？

d）什么是〃线与〃逻辑，要实现它，在硬件特性上有什么具体

要求？

e）什么是同步逻辑和异步逻辑？

f）请画出微机接口电路中，典型的输入设备与微机接口逻辑

示意图（数据接口、控制接口、所存器/缓冲器）。

第12页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第13页共78页

g）你知道那些常用逻辑电平？TTL与C0MS电平可以直接互

连吗？

2、可编程逻辑器件在现代电子设计中越来越重要，请问：

a）你所知道的可编程逻辑器件有哪些？

b）试用VIIDL或VERILOG.ABLE描述8位D触发器逻辑。

3、设想你将设计完成一个电子电路方案。请简述用EDA软

件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应

注意哪些问题？

飞利浦一大唐笔试归来

1,用逻辑们和emos电路实现ab+cd

2.用一个二选一mux和一个inv实现异或

3.给了reg的setup,hold时间，求中间组合逻辑的delay

范围。

第13页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第14页共78页

Setup/holdtime是测试芯片对输入信号和时钟信号之间的

时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数

据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）

T时间到达芯片，这个T就是建立时间-Setuptime.如不满足

setuptime,这个数据就不能被这一时钟打入触发器，只有在下

一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器

的时钟信号上升沿到来以后，数据稳定不变的时间。时holdtime

不够，数据同样不能被打入触发器。

4.如何解决亚稳态

5.用verilog/vhdl写—fifo控制器

6.用verilog/vddl检测stream中的特定字符串

信威dsp软件面试题〜

）DSP和通用处理器在结构上有什么不同，请简要画出你熟悉

的一种DSP结构图

2）说说定点DSP和浮点DSP的定义（或者说出他们的区别）

第14页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第15页共78页

3）说说你对循环寻址和位反序寻址的理解

4）请写出【一8,7】的二进制补码，和二进制偏置码。

用Q一1五表示出0.5和-0.5

扬智电子笔试

第一题：用mos管搭出一个二输入与非门。

第二题：集成电路前段设计流程，写出相关的工具。

第三题：名词IRQ,BIOS,USB,VHDL,SDR

第四题：unix命令cp-r,rm,uname

第五题：用波形表示D触发器的功能

第六题：写异步D触发器的verilogmodule

第七题：WhatisPCChipset?

第八题：用传输门和倒向器搭一个边沿触发器

第九题：画状态机，接受1,2,5分钱的卖报机，每份报纸

5分钱。

第15页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第16页共78页

华为面题

（硬件）

全都是几本模电数电信号单片机题目

1.用与非门等设计全加法器

2.给出两个门电路让你分析异同

3.名词：sram,ssram,sdram

4.信号与系统:在时域与频域关系

5.信号与系统:和4题差不多

6.晶体振荡器,好像是给出振荡频率让你求周期（应该是单片

机的，12分之一周期..

7.串行通信与同步通信异同,特点，比较

8.RS232c高电平脉冲对应的TTL逻辑是？（负逻辑?）

9.延时问题，判错

10.史密斯特电路，求回差电压

第16页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第17页共78页

11.VC0是什么，什么参数（压控振荡器?）

12.用D触发器做个二分颦的电路.又问什么是状态图

一三.什么耐奎斯特定律，怎么由模拟信号转为数字信号

14.用D触发器做个4进制的计数

一五.那种排序方法最快？

一、研发（软件）

用C语言写一个递归算法求N!；

给一个C的函数，关于字符串和数组，找出错误；

防火墙是怎么实现的？

你对哪方面编程熟悉？

新太硬件面题

接着就是专业题目啦

（1）d触发器和d锁存器的区别

第17页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第18页共78页

（2）有源滤波器和无源滤波器的原理及区别

（3）sram,falshmemory,及dram的区别？

（4）iir,fir滤波器的异同

（5）冒泡排序的原理

（6）操作系统的功能

（7）学过的计算机语言及开发的系统

（8）拉氏变换和傅立叶变换的表达式及联系。

如果电路中一定要使用组合逻辑，如何提高电路的可靠性

2.你认为ASIC成功的关键是什么？

一开始还以为会让自我介绍一下（以前所有的面试都如此开

场），没想到刚一坐下来就是技术问题，有点蒙。大致如下：

1、同步异步电路的区别（虽然经常提到这个概念，可是真细

致的问起来，感觉不好说）

2、异步电路设计要注意哪些问题（同上）

第18页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第19页共78页

3、怎么提高设计频率

4、数字锁相环的概念和设计要点（这个我前两天拿到资料看

了一下，但没仔细看，结果答的比较含糊，唉）

5、用运放画一个放大器（汗，早忘了）

就记得这些了，接着给欧一份考卷，我答得还可以，能想起

下面这些：

1、传输线固有输入阻抗和传输线长度和宽度的关系？

2、漂移发生在多大的频率上？（好像也是锁相环方面的概念，

记不太清了）

3、什么狼、羊、仓的逻辑题，很容易

4、ttl高电平得最低输入电压、低点平的最高输入电压是多

少？

5、冒险的概念

6、几个数字电路让你分析，不难，没法画，就不说了。

第19页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第20页共78页

7、512k*8bit的ram有几根地址线，数据线？（今天面试最

容易的题）

8、什么SDH和PDH的区别？（因为听都没听说过，也不知道

记得对不对，知道的人纠正一下哈）

9、pci是同步还是异步总线？

总之这块还是容易的，但是考得范围比较广，欢迎补充，嘀

嘀

大概的印象，可能有点出入，大家参考，最好大牛能给出答

案，hohoo

1.setuptime和holdtime不满足情况下应该如何解决?

2.什么叫做亚稳态，如何解决？

3.Verilog中=>和=有什么区别？

4.画一个D触发器的原理图（门级），并且用veriloggate

level表示出来；

5.用最少的Mos管画出一个与非门;

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第21页共78页

6.写一段finitestatemachine(主要考察codingstyle)；

如果触发器的setuptime/holdtime不满足,这个数据就不能被

这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才

能被打入触发器。

在同步系统中，如果触发器的setuptime/holdtime不满足，

就可能产生亚稳态(Metastability),导致采样错误。此时触

发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定

的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而

不是等于数据输入端D的值。这段之间成为决断时间

(resolutiontime)。经过resolutiontime之后Q端将稳定

到。或1上，但是究竟是。还是1,这是随机的，与输入没有必

然的关系。

只要系统中有异步元件，亚稳态就是无法避免的，因此设计

的电路首先要减少亚稳态导致错误的发生，其次要使系统对产生

的错误不敏感。前者需要同步来实现，而后者根据不同的设计应

用有不同的处理办法

题目是都用英文写的，我用汉字来表达

第21页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第22页共78页

La为输入端，b为输出端，如果a连续输入为1101则b

输出为1,否则为0

例如a：0001100110110100100110

b：0000000000100100000000

请画出statemachine

2,请用RTL描述上题statemachine

3,libraryIEEE;

useIEEE.STD_L0GIC_1164.ALL;

useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

entitycheckl101is

Port(a:instdlogic;

elk:instdlogic;

b:outstd_logic);

第22页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第23页共78页

endcheckllOl;

architectureBehavioralofcheckl101is

signalp:std_logic_vector(0to3);

begin

serial2parallel:process(elk)

begin

ifelk'eventandclk=，1'then

p<=a&p(0to2);

endif;

endprocess;

check:process(elk,p)

begin

ifelk'eventandclk=，1'then

第23页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第24页共78页

ifp="1101〃then

b<='1';

else

b<='0>;

endif;

endif;

endprocess;

endBehavioral;我的一个同事说的。

你的p其实就是一个状态,应该是设两个状态就足够了：1101

和OTHERS

这只是一个典型的设计题目，而且用状态机做并没有使设计

复杂化

你下面的设计会实现有两个延时，不过我相信出题的人不会

在意这个的。

第24页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第25页共78页

还有就是，状态机设计一般都有reset的，你要加上这个端

口才比较好，当然不加也不算不完整吧

此题scholes描述的，只有一个延时。修改如下:

libraryieee;

useieee.std_logic_1164.all;

useieee.STD__LOGIC_ARITH.all;

useieee.STD__LOGIC_UNSIGNED.all;

entitytestis

port(rst:instd_logic;

elk:instd_logic;

a:instdlogic;

b:outstd_logic

)；

endtest;

第25页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第26页共78页

architecturetestoftestis

signalp:std_logic_vector(3downto0);

begin

Start:process(rst,elk,p,a)

begin-process

ifrst='rthen

ifelk*eventandelk='1,then

p<=p(2downto0)&a;

endif;

else

p<=〃0000〃;

endif;

endprocess;

第26页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第27页共78页

Start1:process(rst,elk,p)

begin-process

ifrst='rthen

ifelk'eventandelk='1'then

ifp="1101"then

b<=，r;

else

b<='O';

endif;

endif;

else

b<=，O';

endif;

第27页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第28页共78页

endprocess;

endtest;

本题考察利用有限状态机进行时序逻辑的设计

下面用verilog进行描述：(有限状态机提供6个状态)

modulesequence_detect(in,out,elk,rst,state);

outputout;

output[2:0]state;

inputelk;

inputrst;

inputin;

reg[2:0]state;

wireout;

parameterIDLE32'dO,

第28页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第29页共78页

A=dl,

B=d2,

C='d3,

D='d4,

E=，d5;

assignout=((state==D)&&(in==l))?1:0;

alwaysx(posedgeelk)

begin

if(!rst)

begin

state<=IDLE;

end

else

第29页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第30页共78页

case(state)

IDLE:if(in==l)//thefirstcodeisright,storingthe

stateA//

begin

state<=A;

end

A:if(in==l)//thesecondcodeisright,storingthe

stateB//

begin

state<=B;

end

else

begin

state<=IDLE;

第30页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第31页共78页

end

B:if(in==0)//thethirdcodeisright,storingthe

stateC//

begin

state<=C;

end

else

begin

state<=E;

end

C:if(in==l)//thefourthcodeisright,storingthe

stateD//

begin

state<=D;

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第32页共78页

//out<=l;

end

else

begin

state<=IDLE;

//out<=0;

end

I):if(in==l)//connectingthefrontinputted

sequence,againintroducingone,storingstateB//

begin

state<=B;

end

else

begin

第32页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第33页共78页

state<=IDLE;

end

E:if(in==0)

begin

state<=C;

end

else

begin

state<=B;

end

default:state=IDLE;

endcase

end

第33页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第34页共78页

endmodule

libraryieee;

useieee.std_logic_1164.all;

useieee.STD_LOGIC_ARITH.all;

useieee.STD_LOGIC_UNSIGNED.all;

entitytestis

port(

rst:instd_logic;

elk:instd_logic;

a:instdlogic;

b:outstd_logic

)；

endtest;

第34页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第35页共78页

architecturetestoftestis

signalp:std_logic_vector(2downto0);

begin

Start:process(rst,elk)

begin

ifrst='rthen

p<=〃000〃；

ifelk*eventandelk='1,then

p<=p(1downto0)&a;

endif;

endif;

endprocess;

Start1:process(rst,elk)

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编号：

时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第36页共78页

begin-process

ifrst='rthen

b〈='O';

ifelk'eventandelk='1'then

ifp="110〃anda-1'then

b<=，r;

else

b<='O';

endif;

endif;

endif;

endprocess;

endtest;

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第37页共78页

有两段代码

loproceee(a,b,c,sei,y)

begin

if(sei)y=a+b;

elsey=a+c;

end

2.y=sei?a+b:a+c;

面试官说第一中表达方法是先选后加，所以电路实现是一个

选择器和一个加法器

第二种方法是先加后选，用到两个加法器和一个选择器，所

以他说第一种表达方式要好一些。

查了一下书，发现面试官说的并不全对，一般来说，综合工

具会自动的优化，一般只会综合出一个加法器和一个选择器

先选后加是加法器共用，节省面积

第37页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第38页共78页

先加后选是用面积换时间，电路的工作速度更快些。为了实

现逻辑(AXORB)OR(CANDD),请选用以下逻辑中的一种，

并说明为什么？

1)INV2)AND3)OR4)NAND5)NOR6)XOR

我没有做出来，请大家帮忙看看

我想了一下，用与非是肯定可以实现的

lo与非门的两个输入连在一起就成了非门

20或门可以用与非和非门搭建

或非其实也可以

lo或非的两个输入PAD连在一起成非门

2O与门可以用或非门和非门搭建

奇数分频(6或者3)

modulesi

(//{{ALTERA_ARGS_BEGIN}}DONOTREMOVETHISLINE!

第38页共78页

编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第39页共78页

clkin,clkout,si,s2

//{{ALTERA_ARGS_END}}DONOTREMOVETHISLINE!

);//PortDeclaration

//{{ALTERA」O_BEGIN}}DONOTREMOVETHISLINE!

inputclkin;

outputclkout,si,s2;

//{{ALTERA_IO_END}}DONOTREMOVETHISLINE!

wiresi,s2;

reg[1:0]stepl,step2;

alwaysx(posedgeclkin)

begin

case(stepl)

2'b00:stepl<=2,bOl;

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第40页共78页

2'b01:stepl<=2，bio；

2'blO:stepl<=2,bOO;

default:stepl<=2'bOO;

endcase

end

alwaysx(negedgeclkin)

begin

case(step2)

2'b00:step2<=2,bOl;

2'b01:step2<=2，bl0;

2'blO:step2<=2,bOO;

default:step2<=2JbOO;

endcase

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第41页共78页

end

assignclkout=stepl[1]|step2[l];

assignsl=stepl[1];

assigns2=step2[1];

endmodule

testbench:

timescalelns/lns

modulesl_tb;

regclk_in;

wireclkout,si,s2;

always#50clk_in=~clk_in;

initial

begin

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第42页共78页

clk_in=0;

#1000$stop;

end

si

sl0(.clkin(clkin),.clkout(clk_out),.si(si),.s2(s2));

endmodule

独立晶振

一个10m一个一五m,10m向一五m的传输数据问怎么实现

我说小数分频成10m内部时钟，再采样求正解

数据量少用握手信号,数据量多用FIFO,如果有很高的时钟

资源可以考虑用高时钟采样，但是不是很好的方法,分频成5M是

肯定不行的,分成相同频率也是异步信号

1.setup和holdup时间，区别.

2.多时域设计中，如何处理信号跨时域

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第43页共78页

3.latch与register的区别，为什么现在多用register.行为

级描述中latch如何产生的

4.BLOCKINGNONBLOCKING赋值的区别

5.MOORE与MEELEY状态机的特征

6.IC设计中同步复位与异步复位的区别

7.实现N位JohnsonCounter,N=

8.用FSM实现101101的序列检测模块

2.多时域设计中，如何处理信号跨时域：

情况比较多，如果简单回答的话就是：跨时域的信号要经过

同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，

要送到时钟域2,那么在这个信号送到时钟域2之前，要先经过

时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是

两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1

中的这个信号，可能不满足时钟域2中触发器的建立保持时间，

而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做

只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第44页共78页

通常只同步很少位数的信号。比如控制信号，或地址。当同步的

是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，

相当于每次只有一个同步器在起作用，这样可以降低出错概率，

象异步FIFO的设计中，比较读写地址的大小时，就是用这种方

法。

如果两个时钟域之间传送大量的数据，可以用异步FIFO来解

决问题。

6.IC设计中同步复位与异步复位的区别

如果光说概念的话：同步复位在时钟沿采复位信号，完成复

位动作。

异步复位不管时钟，只要复位信号满足条件，就完成复位动

作。

象芯片的上电复位就是异步复位，因为这时时钟振荡器不一

定起振了，可能还没有时钟脉冲。异步复位很容易受到复位端信

号毛刺的影响，比如复位端信号由组合逻辑组成，那组合逻辑输

出产生的冒险，就会使触发器错误的复位。

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第45页共78页

4.BLOCKINGNONBLOCKING赋值的区别

这个问题可参考的资料很多，讲的都很透彻，可以找一下。

基本用法就是常说的“组合逻辑用BLOCKING,时序逻辑用

NONBLOCKING”。

3.latch与register的区别，为什么现在多用register.行为

级描述中latch如何产生的

区别不多说。为什么避免使用latch,因为设计中用latch

会使设计后期的静态时序分析变的困难（必须用的地方当然另当

别论）。

行为级描述中latch产生的原因：多由于构造组合逻辑电路

时，使用if或case语句，没有把所有的条件给足，导致没有提

到的条件，其输出未知。或者是每个条件分支中，没有给出所有

输出的值，这就会产生latch。所以构造组合逻辑电路时，其

always语句中的敏感信号必须包括所有的输入端，每个条件分

支必须把所有的输出端的值都给出来。

1.setup和holdup时间,区别.

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第46页共78页

建立时间：触发器在时钟沿来到前，其数据输入端的数据必

须保持不变的时间

保持时间：触发器在时钟沿来到后，其数据输入端的数据必

须保持不变的时间

L模拟电路设计

基础知识（笔试时候容易遇到的题目）

1.最基本的如三极管曲线特性（太低极了点）

2.基本放大电路，种类，优缺点，特别是广泛采用差分结构

的原因

3.反馈之类，如：负反馈的优点（带宽变大）

4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的

几个方法

5.锁相环电路组成，振荡器（比如用D触发器如何搭）

6.A/D电路组成,工作原理

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第47页共78页

如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相

之类，不一一列举

太底层的M0S管物理特性感觉一般不大会作为笔试面试题，

因为全是微电子物理，公

式推导太罗索，除非面试出题的是个老学究

ic设计的话需要熟悉的软件adence,Synopsys,Advant,

UNIX当然也要大概会操作

实际工作所需要的一些技术知识（面试容易问到）

如电路的低功耗，稳定，高速如何做到，调运放，布版图注

意的地方等等,一般会针

对简历上你所写做过的东西具体问，肯定会问得很细（所以

别把什么都写上，精通之类的

词也别用太多了），这个东西各个人就不一样了，不好说什

么了。

2.数字电路设计

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第48页共78页

当然必问Verilog/VIIDL,如设计计数器

逻辑方面数字电路的卡诺图化简，时序（同步异步差异），

触发器有几种（区别，优

点），全加器等等

比如：设计一个自动售货机系统，卖soda水的，只能投进三

种硬币，要正确的找回钱数

1.画出fsm（有限状态机）

2.用verilog编程，语法要符合fpga设计的要求

系统方面：如果简历上还说做过cpu之类，就会问到诸如cpu

如何工作，流水线之类

的问题

3.单片机、DSP、FPGA、嵌入式方面（从没碰过，就大概知道

几个名字胡扯几句，欢迎拍

砖，也欢迎牛人帮忙补充）

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第49页共78页

如单片机中断几个/类型，编中断程序注意什么问题

DSP的结构(冯.诺伊曼结构吗？)

嵌入式处理器类型(如ARM),操作系统种类

(Vxworks,ucos,winCE,linux),操作系统方

面偏CS方向了，在CS篇里面讲了

4.信号系统基础

拉氏变换与Z变换公式等类似东西，随便翻翻书把

如.h(n)=-a*h(n-1)+b*8(n)a.求h(n)的z变换b.问该系

统是否为稳定系统

c.写出FIR数字滤波器的差分方程

以往各种笔试题举例

利用4选1实现F(x,y,z)=xz+yz，

用mos管搭出一个二输入与非门。用传输门和倒向器搭一个

边沿触发器

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第50页共78页

用运算放大器组成一个10倍的放大器

微波电路的匹配电阻。

名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、

interrupt、pipeline

IRQ,BIOS,USB,VIIDL,VLSIVCO（压控振荡器）RAM（动态随机

存储器）,FIRHRDFT（离散

傅立叶变换）

或者是中文的，比如a量化误差b.直方图c.白平衡

共同的注意点1.一般情况下，面试官主要根据你的简历提问，

所以一定要对自己负责，把简历上的东

西搞明白；2.个别招聘针对性特别强，就招目前他们确的方

向的人，这种情况下，就要投其所好，

尽量介绍其所关心的东西。

3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉

得有些难。所以最好在面试

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编号：

时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第51页共78页

前把该看的书看看。

4.虽然说技术面试是实力的较量与体现，但是不可否认，由

于不用面试官/公司所专领域

及爱好不同，也有面试也有很大的偶然性，需要冷静对待。

不能因为被拒，就否认自己

或责骂公司。

5.面试时要takeiteasy,对越是自己钟情的公司越要这样。

1.集成电路设计前端流程及工具。

2OFPGA和ASIC的概念,他们的区别

30LATCH和DFF的概念和区别

4。用DFF实现二分频。

5。用VERILOG或VIIDL写一段代码，实现消除一个glitch

6O给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与

非门实现（实际上就是化简）

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时间：2021年X月X日书山有路勤为径，学海无涯苦作舟页码：第52页共78页

7。用VERILOG或VIIDL写一段代码，实现10进制计数器。

8。给出一个门级的图，又给了各个门的传输延时，问关键路

径是什么，还问给出输入，使得输出依赖于关键路径。

9oA,B,C,D,E进行投票，多数服从少数，输出是F(也就是

如果A,B,C,D,E中1的个数比。多，那么F输出为1,否则F为

0),用与非门实现，输入数目没有限1.可参考各EDA厂商的

开发工具

2.FPGA与ASIC的可参阅各种EDA相关书籍。

3.LATC是H锁存器，DFF是触发器，其电路形式完全不同。

4.alwaysx(posedgeelk)

if(reset)begin

sei<=1;

clkl<=1;

clk2<=1;