《数字系统设计基础》课件第5章

5.1基本RS触发器5.2时钟控制的触发器5.3集成触发器

5.4触发器的逻辑符号习题

第5章触发器前面章节介绍的由门电路组成的各种电路均属于组合逻辑电路。在这些电路里，某一时刻的输出仅由该时刻的输入决定，而与以前的输出状态无关。该类电路不具有记忆功能。

在数字逻辑系统中，为了实现更复杂的功能，需要电路具有记忆功能。具有记忆功能的基本逻辑单元就是触发器。触发器具有两个基本性质：

(1)在一定条件下，触发器可维持在两种稳定状态(0或1状态)之一而保持不变。

(2)在一定的外加信号作用下，触发器可从一个稳定状态转变到另一个稳定状态。

触发器按电路结构形式的不同，可分为基本触发器、钟控(同步)触发器、主从触发器、边沿触发器等；根据功能不同可分为RS触发器、D触发器、JK触发器、T触发器和T′触发器等。5.1.1与非门组成的基本RS触发器

1.电路结构

基本RS触发器是构成各种触发器的基本单元。图5－1(a)是用两个与非门的输入和输出交叉耦合构成的基本RS触发器，它有两个互补输出端Q和，一般用Q端的逻辑值来表示触发器的状态。Q=1，=0时，称触发器处于1状态；Q=0，=1时，称触发器处于0状态。为触发器的两个输入端(或称激励端)。称为直接复位端或置0端，称为直接置位端或置1端，它们上面的非号表示低电平有效，在逻辑符号中用小圆圈表示。5.1基本RS触发器图5－1与非门组成的基本RS触发器当输入信号变化时，触发器可以从一个稳定状态转变到另一个稳定状态。我们把输入信号作用前的触发器状态称为现在状态(简称现态)，用Qn表示，把在输入信号作用后触发器所进入的状态称为下一状态(简称次态)，用Qn+1表示。

2.逻辑功能

根据图5－1(a)电路中的与非逻辑关系，分析如下：

(1)当=0，=1时，无论触发器原来处于什么状态，其次态一定为0，即Qn+1=0，=1，称触发器处于置0(复位)状态。

(2)当=1，=0时，无论触发器原来处于什么状态，其次态一定为1，即Qn+1=1，=0，称触发器处于置1(置位)状态。

(3)当=1，=1时，触发器状态不变，即Qn+1=Qn，=，称触发器处于保持(记忆)状态。

(4)当=0，=0时，两个与非门输出均为1，此时触发器的输出不是互补关系，而且当、同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，可能是0状态，也可能是1状态。在实际中，这种情况会造成电路输出不确定。因此,规定输入信号、不能同时为0，它们应遵循+

=1的约束条件。从以上分析可见，基本RS触发器具有置0、置1和保持的逻辑功能，其逻辑符号如图5－1(b)所示。5.1.2基本RS触发器功能的描述方法

1.状态转移真值表(状态表)

将触发器的次态Qn+1、现态Qn和输入信号之间的逻辑关系用表格形式表示出来，这种表格就称为状态转移真值表，简称状态表。根据以上分析，图5－1(a)基本RS触发器的状态转移真值表如表5－1所示，表5－2是它的简化表。表5－1基本RS触发器状态转移真值表

表5－2基本RS触发器简化真值表

2.特征方程(状态方程)

描述触发器逻辑功能的函数表达式称为特征方程或状态方程。对图5－2所示的基本RS触发器卡诺图进行化简，可得基本RS触发器的特征方程为

(5－1)

其中，+

=1为约束条件。图5－2基本RS触发器卡诺图

3.状态转移图(状态图)与激励表

状态转移图是用图形方式来描述触发器的状态转移规律。图5－3为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。

激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时，对输入信号的要求。基本RS触发器的激励表如表5－3所示。图5－3基本RS触发器的状态转移图表5－3基本RS触发器的激励表

4.波形图

波形图能够直观地反映触发器的输出状态随时间和输入信号变化的规律。图5－4所示为基本RS触发器的工作波形，图中虚线部分表示状态不确定。图5－4基本RS触发器波形图5.1.3或非门组成的基本RS触发器

用或非门也可以组成基本RS触发器，图5－5所示是由两个或非门组成的基本RS触发器。与

由与非门组成的基本RS触发器相比，其输入端是高电平有效。请读者自己分析图5－5

所示电路的工作原理。图5－5或非门组成的基本RS触发器5.2.1钟控RS触发器

钟控RS触发器是在基本RS触发器基础上加两个与非门构成的，其逻辑电路及逻辑符号分别如图5－6(a)、(b)所示。图中C、D两个与非门构成触发引导电路，R为置0端，S为置1端，CP为时钟输入端。5.2时钟控制的触发器图5－6钟控RS触发器从图5－6(a)可以看出，其中基本RS触发器的输入函数为

(5－2)

当CP=0时，C、D门被封锁，=1，=1，由基本RS触发器功能可知，触发器状态保持不变。当CP=1时，，触发器状态将发生转移。将、代入基本RS触发器的特征方程式(5－1)中，可得出钟控RS触发器的特征方程为

(5－3)

其中，RS=0为约束条件。

CP=1时，钟控RS触发器的状态转移真值表、激励表分别如表5－4和表5－5所示，状态转移图、时序图分别如图5－7(a)、(b)所示。表5－4钟控RS触发器状态转移真值表表5－5钟控RS触发器激励表钟控RS触发器是在R和S分别为1时清“0”和置“1”，称R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。它的特点是：在CP=1的全部时间内，触发器的状态随输入信号的变化而改变。钟控触发器属于电平触发的触发器。图5－7钟控RS触发器的状态图和波形图5.2.2钟控D触发器

为了解决R、S之间有约束问题，可以将图5－6(a)所示钟控RS触发器的R端接至D门的输出端，并将S改为D，便构成了图5－8(a)所示的钟控D

触发器，其逻辑符号如图5－8(b)所示。图5－8(a)中，门A和B组成基本触发器，门C和D组成触发引导门。基本触发器的输入为

(5－4)当CP=0时，=1，=1，触发器状态维持不变。图5－8钟控D触发器当CP=1时，=，=D，代入基本RS触发器的特征方程得出钟控D触发器的特征方程为

Qn+1=D

(5－5)

同理可以得到钟控D触发器在CP=1时的状态转移真值表(表5－6)、激励表(表5－7)和状态图(图5－9)。表5－6D触发器状态转移真值表表5－7D触发器激励表图5－9D触发器状态图5.2.3钟控J－K触发器

钟控J－K触发器的逻辑电路及符号分别如图5－10(a)、(b)所示。它是在钟控RS触发器的基础上，从输出端Q和

引出两条反馈线加到门G4和G3的输入端，并把S和R分别用J和K来表示而得到的。这时等效的R、S输入信号为

(5－6)代入同步RS触发器的特征方程得出钟控J－K触发器的特征方程为

(5－7)

同理可以得到钟控J－K触发器的状态转移真值表(表5－8)、激励表(表5－9)和状态图(图5－11)。图5－10钟控J－K触发器表5－8J－K触发器状态转移真值表表5－9J－K触发器激励表图5－11J－K触发器状态图5.2.4钟控T触发器和T′触发器

钟控T触发器的逻辑电路及符号分别如图5－12(a)、(b)所示。从图中可以看出，它是将钟控J－K触发器的J和K连在一起，改作T，作为输入信号而构成的。代入J－K触发器的特征方程得出钟控T触发器的特征方程为

(5－8)

同理可以得到钟控T触发器的状态转移真值表(表5－10)、激励表(表5－11)和状态图(图5－13)。图5－12钟控T触发器表5－10T触发器状态转移真值表表

5－11T触发器激励表图5－13T触发器状态图如果T触发器的输入端恒接高电平1，则成为T′触发器。显然T′触发器的特征方程为

(5－9)

它的逻辑功能只有一种，即翻转。T′触发器又称为1位二进制计数器。5.2.5电位触发方式的工作特点

以上介绍的钟控触发器均为电位触发方式的触发器。它们的特点是在约定钟控信号电平(CP=1或0)期间，触发器的状态对输入信号敏感，输入信号的变化都会引起触发器的状态变化;而在非约定钟控信号电平(CP=0或1)期间，不论输入信号如何变化，都不会影响输出，触发器的状态维持不变。但是必须指出，这种电位触发方式，对于T′触发器，其状态转移为Qn+1=，当在CP=1且脉冲宽度较宽时，T′触发器将在CP=1的期间一直发生翻转，直至CP=0为止，这种现象称为空翻。

如果要求每来一个CP脉冲，触发器仅发生一次翻转，则对钟控信号约定电平(通常CP=1)的宽度要求是极为苛刻的。为了避免空翻现象，必须采用其它的电路结构。5.3.1主从触发器

为了避免空翻现象可以采用具有存储功能的触发引导电路，主从结构的触发器就是这类电路。图5－14为主从J－K触发器结构框图。5.3集成触发器图5－14主从J－K触发器框图

1.主从J－K触发器工作原理

主从J－K触发器电路如图5－15所示。它由两个钟控RS触发器构成，其中1门~4门组成从触发器，5门~8门组成主触发器。当CP=1时，=0，从触发器被封锁，输出状态不变。此时主触发器输入门打开，接收J、K端的输入信息，

代入式(5－1)得出状态方程为

(5－10)图5－15主从J－K触发器当CP=0时，=1，主触发器被封锁，输入J、K的变化不会引起主触发器状态变化；从触发器输入门被打开，从触发器按照主触发器的状态(即主触发器维持在CP下降沿前一瞬间的状态)变化，其中：

则

(5－11)即将主触发器的状态转移到从触发器的输出端，从触发器的状态和主触发器一致。将代入式(5－10)可得

(5－12)这就是主从J－K触发器的状态方程，说明CP=1时，可按J－K触发器的特性来决定主触发器的状态，在CP下降沿(1→0时)从触发器的输出才发生改变。

综上所述，主从J－K触发器防止了空翻，其工作特点是：

(1)输出状态变化的时刻在时钟的下降沿。

(2)输出状态如何变化，则由时钟CP下降沿到来前一瞬间的J、K值按J－K触发器的特征方程来决定。

2.主从J－K触发器的一次翻转

主从J－K触发器虽然防止了空翻现象，但还存在一次翻转现象，可能会使触发器产生错误动作。所谓一次翻转现象是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，主触发器状态就一直保持不变，它不再随输入激励信号J、K的变化而变化。在CP=1期间主触发器的状态转移方程为

(5－13)

由于在主触发器的状态发生改变之前，即CP=0时，

。在CP由0正向跳变为1或CP=1期间，主触发器接收激励信号发生状态翻转，即，将它代入式(5－13)，则主触发器的状态转移方程为

(5－14)由式(5－14)可见，在CP=1期间，一旦主触发器发生一次翻转后，主触发器状态就一直保持不变，而与J端和K端的状态无关。这就是主从J－K触发器一次翻转现象。

图5－16为主从J－K触发器的工作波形。在下降沿时刻，从触发器状态变成与此刻主触发器状态一致。由于存在一次翻转现象，尽管在CP=1期间J、K状态发生多次变化，如第2、3个CP脉冲期间，但是此时主触发器只翻转一次。这样就造成在第2、3个CP脉冲下降沿的时刻触发器状态与状态方程描述的结果不一致。为了使CP下降沿时输出值和当时的J、K信号一致，要求在CP=1的期间J、K信号不变化。但实际上由于干扰信号的影响，主从触发器的一次翻转现象仍会使触发器产生错误动作，因此主从J－K触发器数据输入端抗干扰能力较弱。为了减少接收干扰的机会，应使CP=1的宽度尽可能窄。图5－16主从J－K触发器的工作波形图

3.主从触发器的脉冲工作特性

以图5－15所示电路为例，来说明触发器工作时，对时钟CP及激励信号J、K的要求。

(1)时钟CP由0上跳至1及CP=1的准备阶段，要完成主触发器状态的正确转移，则要求：第一，在CP上跳沿到达时，J、K信号已处于稳定状态，且在CP=1期间，J、K信号不发生变化；第二，从CP上升沿抵达到主触发器状态变化稳定，需要经历两级与非门的延迟时间，即2tpd，因此要求CP=1的持续期tCPH≥2tpd。

(2)CP由1下跳至0时，主触发器的状态转移至从触发器。从CP下跳沿开始，到从触发器状态转变完成，也需经历三级与非门的延迟时间，即3tpd，因此要求CP=0的持续期tCPL≥3tpd。此间主触发器已被封锁，因而J、K信号可以变化。(3)为了保证触发器能可靠地进行状态变化，允许时钟信号的最高工作频率为

(5－15)由于各种集成主从触发器结构有所不同，故最高工作频率也有所不同。主从触发器在CP=1时为准备阶段。CP由1下跳变至0时触发器状态发生转移，因此它是一种脉冲触发方式；而状态的转移发生在CP下降沿时刻。5.3.2边沿触发器

采用主从触发方式虽然可以克服电位触发方式的多次翻转现象，但是主从触发器有一次翻转现象仍会使触发器产生错误动作，降低了其抗干扰能力。边沿触发器不仅可以克服电位触发方式的多次翻转现象，而且仅在CP上升沿或下降沿才对输入信号响应，这样大大提高了抗干扰能力，工作更为可靠。边沿触发方式的触发器有两种类型：一种是维持—阻塞式触发器，它是利用直流反馈来维持翻转后的新状态，阻塞触发器在同一时钟内再次产生翻转；另一种是边沿触发器，它是利用触发器内部逻辑门之间延迟时间的不同，使触发器只在约定时钟跳变时才接收输入信号。

1.维持—阻塞式D触发器

1)电路工作原理

维持—阻塞式D触发器由钟控RS触发器，引导门，置0、1维持和置0、1阻塞4条连线组成，如图5－17所示。图中，、为直接置0、置1端，其工作不受CP控制，因此也称异步置0、置1端。图5－17维持—阻塞式D触发器当=01时，2门输出=1，3门输出=1，这样，1门输入均为1,因而Q=0，无论CP和输入信号处于什么状态，都能保证触发器置0。

同理，=10时，无论CP和输入信号处于什么状态，都能保证触发器置1。

当=11时，触发器的输出状态由CP上升沿到达前瞬间的输入信号D来决定。其工作原理如下：

(1)当D=0时，在CP=0时，3门和4门输出为1，1门和2门组成的基本RS触发器处于保持状态。

此时，6门输出为1，这样使5门输出为0，从而使3门的输出为1。在CP由0→1时刻，4门的输入端和CP均为1，所以4门输出为0，而此时3门由于仍然受到封锁输出为1，所以

=1，Q=0，即触发器为0状态。

4门输出0通过①线送到6门，此时即使D的数据发生变化，6门输出仍然为1不变，所以将①线称为置0维持线。维持置0信号经6门反相后，再经连线④使S′保持0，从而封锁3门，使保持1，这样触发器不会再翻向1状态，故④线称为置1阻塞线。

(2)同理，当D=1时，在CP=0时，3门和4门输出为1，1门和2门组成的基本RS触发器处于保持状态。此时，6门输出为0，此低电平封锁了4门，5门输出为1。在CP由0→1时刻，3门的输入端和CP在内均为1，所以3门输出为0，而此时4门由于仍然受到封锁输出为1，所以=0，Q=1，即触发器为1状态。

3门输出0通过②线送到5门，此时即使D的数据发生变化，5门输出仍然为1不变，所以将②线称为置1维持线。3门输出0经连线③送至4门，将4门封锁，使保持1，这样触发器不会再翻向0状态，故③线称为置0阻塞线。综上所述，维持—阻塞式D触发器是在CP上升沿到达前接收输入信号；上升沿到达时刻触发器翻转；上升沿到达以后输入被封锁。因此，维持—阻塞式D触发器具有边沿触发的功能，并有效地防止了空翻。

2)脉冲工作特性

由图5－17可知，维持—阻塞式D触发器的工作分两个阶段：

CP=0期间为准备阶段；CP由0变至1时为触发器的状态变化阶段。为了使触发器可靠工作，必须要求：

(1)CP=0期间，必须把输入信号送至5门、6门的输出，在CP上升沿到达之前建立稳定状态，它需要经历两个与非门的延迟时间，称为建立时间tset，tset=2tpd。在tset内要求D信号保持不变，且CP=0的持续时间tCPL≥2tpd。

(2)在CP由0变至1及CP脉冲前沿到达后，要达到维持—阻塞作用，必须使或由1变为0，需要经历一个与非门延迟时间，在这段时间内信号D不应变化，这段时间称为保持时间th，th=tpd。

(3)从CP由0变至1开始，直至触发器状态稳定建立，需要经历或信号的建立和基本触发器状态翻转时间，这需要三级与非门的延迟时间，因此要求CP=1的持续时间tCPH≥3tpd。

(4)为使维持—阻塞式D触发器可靠工作，CP的最高工作频率为

(5－16)

由于维持—阻塞式D触发器只要求输入信号D在CP上升沿前后很短时间(tset+th=3tpd)内保持不变，而在CP=0及CP=1的其余时间内，无论输入信号如何变化，都不会影响输出状态。

因此，它的数据输入端具有较强的抗干扰能力，且工作速度快，故应用较广泛。图5－18为维持—阻塞式D触发器工作波形图。图5－18维持—阻塞式D触发器工作波形图

2.边沿触发器

图5－19所示为利用门传输延迟时间构成的负边沿J－K触发器逻辑电路。图中的两个与或非门构成基本RS触发器，两个与非门(1门、2门)作为引导门，在制作时已保证与非门的延迟时间大于基本RS触发器的传输延迟时间。、

为直接置0、置1端，不用时应使=11。图5－19负边沿J－K触发器工作原理如下：

当CP=0稳定时，输入信号J、K被封锁，=1，

触发器的状态保持不变；而当CP=1时，由于：

(5－17)

触发器状态维持不变，这时触发器处于一种“自锁”状态。当CP由1变为0时，由于CP信号是直接加到与或非门的其中一个与门输入端，首先解除了触发器的“自锁”，但和还要经过一个与非门延迟时间tpd，在CP=0作用下才能变为1。

在没有变为1以前，仍维持CP下降沿前的值，即

，代入与或非门构成的基本RS触发器特征方程中，有Qn+1=。也就是说，在CP由1变为0的下降沿时刻，触发器接收了输入信号J、K，并按J－K触发器的特征规律变化。此后

和经过一个与非门延迟时间tpd变为1，触发器状态保持不变，不会发生多次翻转现象。

负边沿J－K触发器在CP下降沿产生翻转，翻转方向决定于CP下降前瞬间的J、K输入信号。它只要求输入信号在CP下降沿到达之前，在与非门1、2转换过程中保持不变，而在

CP=0及CP=1期间，J、K信号的任何变化都不会影响触发器的输出。因此，这种触发器比维持—阻塞式触发器具有更强的抗干扰能力，其波形图如图5－20所示。图5－20边沿J－K触发器的理想波形图

这种负边沿触发的J－K触发器，仅要求在CP下降沿到达之前有信号到达。

的建立时间tset由于要求与非门延迟时间大于基本RS触发器的传输延迟时间，故一般取tset=2tpd。由于此过程在CP=1期间进行，因此tCPH≥2tpd。

CP下降沿到达时，CP封锁了1门、2门，故负边沿触发器基本上不需要保持时间。但在CP=0持续期tCPL内一定要保证基本RS触发器能可靠翻转，因此tCPL≥2tpd，因而触发器最高工作频率为