数字电路与系统设计课后习题答案

将以下各式写成按权展开式：〔352.6〕10=3×102+5×101+2×100+6×10-1〔101.101〕2=1×22+1×20+1×2-1+1×2-3〔54.6〕8=5×81+54×80+6×8-1〔13A.4F〕16=1×162+3×161+10×160+4×16-1+15×16-2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。解：略二进制数00000000~11111111和0000000000~1111111111分别可以代表多少个数？解：分别代表28=256和210=1024个数。将以下个数分别转换成十进制数：〔1111101000〕2，〔1750〕8，〔3E8〕16解：〔1111101000〕2=〔1000〕10〔1750〕8=〔1000〕10〔3E8〕16=〔1000〕10将以下各数分别转换为二进制数：〔210〕8，〔136〕10，〔88〕16解：结果都为：〔10001000〕2将以下个数分别转换成八进制数：〔111111〕2，〔63〕10，〔3F〕16解：结果都为〔77〕8将以下个数分别转换成十六进制数：〔11111111〕2，〔377〕8，〔255〕10解：结果都为〔FF〕16转换以下各数，要求转换后保持原精度：解：〔1.125〕10=〔1.0010000000〕10——小数点后至少取10位〔001010110010〕2421BCD=〔11111100〕2〔0110.1010〕余3循环BCD码=〔1.1110〕2用以下代码表示〔123〕10，〔1011.01〕2：解：〔1〕8421BCD码：〔123〕10=〔000100100011〕8421BCD〔1011.01〕2=〔11.25〕10=〔00010001.00100101〕8421BCD〔2〕余3BCD码〔123〕10=〔010001010110〕余3BCD〔1011.01〕2=〔11.25〕10=〔01000100.01011000〕余3BCDA=〔1011010〕2，B=〔101111〕2，C=〔1010100〕2，D=〔110〕2按二进制运算规律求A+B，A-B，C×D，C÷D，将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与〔1〕进行比拟。解：〔1〕A+B=〔10001001〕2=〔137〕10A-B=〔101011〕2=〔43〕10C×D=〔111111000〕2=〔504〕10C÷D=〔1110〕2=〔14〕10〔2〕A+B=〔90〕10+〔47〕10=〔137〕10A-B=〔90〕10-〔47〕10=〔43〕10C×D=〔84〕10×〔6〕10=〔504〕10C÷D=〔84〕10÷〔6〕10=〔14〕10两种算法结果相同。试用8421BCD码完成以下十进制数的运算。解：〔1〕5+8=〔0101〕8421BCD+〔1000〕8421BCD=1101+0110=〔10110〕8421BCD=13〔2〕9+8=〔1001〕8421BCD+〔1000〕8421BCD=10001+0110=〔10111〕8421BCD=1758+27=〔01011000〕8421BCD+〔00100111〕8421BCD=01111111+0110=〔10000101〕8421BCD=85〔4〕9-3=〔1001〕8421BCD-〔0011〕8421BCD=〔0110〕8421BCD=6〔5〕87-25=〔10000111〕8421BCD-〔00100101〕8421BCD=〔01100010〕8421BCD=62〔6〕843-348=〔100001000011〕8421BCD-〔001101001000〕8421BCD=010011111011-01100110=〔010010010101〕8421BCD=495试导出1位余3BCD码加法运算的规那么。解：1位余3BCD码加法运算的规那么加法结果为合法余3BCD码或非法余3BCD码时，应对结果减3修正[即减(0011)2]；相加过程中，产生向高位的进位时，应对产生进位的代码进行“加33修正”[即加(00110011)2]。有A、B、C三个输入信号，试列出以下问题的真值表，并写出最小项表达式∑m〔〕。〔1〕如果A、B、C均为0或其中一个信号为1时。输出F=1，其余情况下F=0。〔2〕假设A、B、C出现奇数个0时输出为1，其余情况输出为0。〔3〕假设A、B、C有两个或两个以上为1时，输出为1，其余情况下，输出为0。解：F1(A,B,C)=∑m〔0，1，2，4〕F2(A,B,C)=∑m〔0，3，5，6〕F3(A,B,C)=∑m〔3，5，6，7〕试用真值表证明以下等式：〔1〕AB+BC+AC=ABC+ABC〔2〕AB+BC+AC=ABBCAC证明：〔1〕ABCAB+BC+ACABCABC+ABC0000010100111001011101111000000100000101001110010111011110000001真值表相同，所以等式成立。〔2〕略对以下函数，说明对输入变量的哪些取值组合其输出为1？〔1〕F〔A,B,C〕=AB+BC+AC〔2〕F〔A,B,C〕=(A+B+C)(A+B+C)〔3〕F〔A,B,C〕=(AB+BC+AC)AC解：此题可用真值表、化成最小项表达式、卡诺图等多种方法求解。〔1〕F输出1的取值组合为：011、101、110、111。〔2〕F输出1的取值组合为：001、010、011、100、101、110。〔3〕F输出1的取值组合为：101。试直接写出以下各式的反演式和对偶式。F(A,B,C,D,E)=[(AB+C)·D+E]·B(2)F(A,B,C,D,E)=AB+CD+BC+D+CE+B+E(3)F(A,B,C)=AB+CABC解：(1)F=[(A+B)·C+D]·E+BF'=[(A+B)·C+D]·E+B(2)F=(A+B)(C+D)·(B+C)·D·(C+E)·B·EF'=(A+B)(C+D)·(B+C)·D·(C+E)·B·E(3)F=(A+B)·C+A+B+CF'=(A+B)·C+A+B+C用公式证明以下等式：(1)AC+AB+BC+ACD=A+BCAB+AC+(B+C)D=AB+AC+DBCD+BCD+ACD+ABCD+ABCD+BCD+BCD=BC+BC+BDABC+BC+BCD+ABD=A+B+C+D证明：略ab+ab=ab,ab+ab=ab,证明：abc=abcabc=abc证明：略试证明：〔1〕假设ab+ab=0那么ax+by=ax+by〔2〕假设ab+ab=c，那么ac+ac=b证明：略将以下函数展开成最小项之和：F〔ABC〕=A+BCF〔ABCD〕=〔B+C〕D+(A+B)CF(ABC)=A+B+C+A+B+C解：〔1〕F〔ABC〕=∑m(3,4,5,6)(2)F〔ABCD〕=∑m(1,3,5,6,7,9,13,14,15)(3)F(ABC)=∑m(0,2,6)将题2.8中各题写成最大项表达式，并将结果与2.8题结果进行比拟。解：〔1〕F〔ABC〕=∏M(0,1,2)(2)F〔ABCD〕=∏M(2,4,8,10,11,12)(3)F〔ABC〕=∏M(1,3,4,5,7)试写出以下各函数表达式F的F和F的最小项表达式。F=ABCD+ACD+BCDF=AB+AB+BC解：〔1〕F=∑m(0,1,2,3,5,6,7,8,9,10,13,14)F'=∑m(1,2,5,6,7,8,9,10,12,13,14,15)(2)F=∑m(0,1,2,3,12,13)F'=∑m(2,3,12,13,14,15)试用公式法把以下各表达式化简为最简与或式〔1〕F=A+ABC+ABC+BC+B解：F=A+B(2)F=(A+B)(A+B+C)(A+C)(B+C+D)解：F'=AB+AC(3)F=AB+ABBC+BC解：F=AB+BC+AC或：F=AB+AC+BC(4)F=ACD+BC+BD+AB+AC+BC解：F=AD+C+B(5)F=AC+BC+B(AC+AC)解：F=AC+BC用卡诺图把以下函数化简为最简与或式〔1〕F(A,B,C)=m(0,1,2,4,5,7)解：F=B+AC+AC图略〔2〕F(A,B,C,D)=m(0,2,5,6,7,9,10,14,15)解：F=ABCD+ABD+ABD+BC+CD图略〔3〕F(A,B,C,D)=m(0,1,4,7,9,10,13)+(2,5,8,12,15)解：F=C+BD+BD图略〔4〕F(A,B,C,D)=m(7,13,15)且ABC=0,ABC=0,ABC=0解：F(A,B,C,D)=BD图略(5)F(A,B,C,D)=ABC+ABC+ABCD+ABCD且ABCD不可同时为1或同时为0解：F(A,B,C,D)=BD+AC图略〔6〕F(A,B,C,D)=M(5,7,13,15)解：F=B+D图略〔7〕F(A,B,C,D)=M(1,3,9,10,14,15)解：F=AD+AB+CD+BC+ABCD图略〔8〕F(A,B,C,D,E)=m(0,4,5,6,7,8,11,13,15,16,20,21,22,23,24,25,27,29,31)解：F=CDE+图略用卡诺图将以下函数化为最简或与式〔1〕F(A,B,C)=m(0,1,2,4,5,7)解：F=(A+B+C)(A+B+C)图略〔2〕F(A,B,C)=M(5,7,13,15)解：F=(B+D)图略：F1(A,B,C)=m(1,2,3,5,7)+(0,6)，F2(A,B,C)=m(0,3,4,6)+(2,5)，求F=F1F2的最简与或式解：F=A+B解：〔1〕推导输出表达式〔略〕 (2)列真值表〔略〕〔3〕逻辑功能：当M=0时，实现3位自然二进制码转换成3位循环码。当M=1时，实现3位循环码转换成3位自然二进制码。分析图电路的逻辑功能。解：(1)从输入端开始，逐级推导出函数表达式。〔略〕(2)列真值表。〔略〕(3)确定逻辑功能。假设变量A、B、C和函数F1、F2均表示一位二进制数，那么，由真值表可知，该电路实现了一位全减器的功能。A、B、C、F1、F2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。解：实现1位全加器。设ABCD是一个8421BCD码，试用最少与非门设计一个能判断该8421BCD码是否大于等于5的电路，该数大于等于5，F=1；否那么为0。解：逻辑电路如以下图所示：试设计一个2位二进制数乘法器电路。解：为了使电路尽量简单，希望门数越少越好，本电路是四输出函数，圈卡诺圈时要尽量选择共有的卡诺圈以减少逻辑门的数量。电路图略。试设计一个将8421BCD码转换成余3码的电路。解：电路图略。在双轨输入条件下用最少与非门设计以下组合电路：解：略在双轨输入信号下，用最少或非门设计题4.7的组合电路。解：将表达式化简为最简或与式：(1)F=(A+C)(A+B+C)=A+C+A+B+C(2)F=(C+D)(B+D)(A+B+C)=C+D+B+D+A+B+C(3)F=(A+C)(A+B+D)(A+B+D)=A+C+A+B+D+A+B+D(4)F=(A+B+C)(A+B+C)=A+B+C+A+B+C输入波形A、B、C、D，如图P4.4所示。采用与非门设计产生输出波形如F的组合电路。解：F=AC+BC+CD电路图略室对3种编码控制，按紧急次序排列优先权上下是：火警、急救、普通，分别编码为11，10，01。试设计该编码电路。解：略试将2/4译码器扩展成4/16译码器解：A1A1ENY3A02/4Y2译码器Y1Y0A3A2ENA12/4(4)A0ENA12/4(4)A0Y0Y1Y2Y3ENA12/4(2)A0Y0Y1Y2Y3ENA12/4(1)A0Y0Y1Y2Y3A1A0ENA12/4(3)A0Y0Y1YENA12/4(3)A0Y0Y1Y2Y3Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15试用74138设计一个多输出组合网络，它的输入是4位二进制码ABCD，输出为：F1：ABCD是4的倍数。F2：ABCD比2大。F3：ABCD在8～11之间。F4：ABCD不等于0。解：电路如以下图所示：试将八选一MUX扩展为六十四选一MUX。解：方法一：

YY7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2A3A4A5001A2Y0A1Y1A0Y274138Y3E1Y4E2AY5E2BY6Y71ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENYY7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2A3A4A5001A2Y0A1Y1A0Y274138Y3E1Y4E2AY5E2BY6Y71ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENA2A1A0D0D174151(7)YD2D3D4D5D6D7ENA2A1A0D0D174151(2)YD2D3D4D5D6D7ENA2A1A0D0D174151(1)YD2D3D4D5D6D7方法一电路图方法二：YA3A4A5ENA2A1A0D0D174151(1)YD2D3D4D5D6D7Y7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENA2YA3A4A5ENA2A1A0D0D174151(1)YD2D3D4D5D6D7Y7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENA2A1A0D0D174151(7)YD2D3D4D5D6D7ENA2A1A0D0D174151(2)YD2D3D4D5D6D7ENA2A1A0D0D174151(1)YD2D3D4D5D6D7方法二电路图试用74151实现以下函数：解：(1)电路图如下所示：(2)F(A,B,C)=AB+AB+C解：ENENA2A1A0D0D174151YD2D3D4D5D6D7ABC01111101F(3)F(A,B,C,D)=ABC+BCD+ACD解：ENENA2A1A0D0D174151YD2D3D4D5D6D7ABC00D001DDF解：令A=A2、B=A1、C=A0那么：D0=D7=D,D1=D,D6=1,D2=D3=D4=D5=0。相应的电路图如以下图所示：(5)F(A,S,C,D,E)=ABCD+ABCE+BCDE解：电路图略。用½74153实现以下函数：解：电路图如下：〔2〕F(A,B,C)=m(1,2,4,7)ENAENA1A0D0YD1D2D3ABCCCCF4.16试在图的根底上增加一片7485，构成25位数据比拟器。解：==A3A2A1A0B3B(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA20B20A24AB24B23B22B21=A3A2A1A0B3B(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA5B5A9AB9B8B7B6A3A2A1A0B3B(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<B0=A3A2A1A0B3B(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA0B0A4AB4B3B2B1=A3A2A1A0B3B(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA10B10A14AB14B13B12B11=A3A2A1A0B3B(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA15B15A19AB19B18B17B16FA>BFA=BFA<B设A=A3A2A1A0,B=B3B2B1B0均为8421BCD码。试用74283设计一个A、B的求和电路。〔可用附加器件〕解：设COS3S2S1S0为A、B的二进制和，那么当CO=1或S3S2S1S0>1001时，须加0110修正项进行调整，计算结果为C4C300S0S1S2S3A3A2A1COA0S3CI74283S2B3S1B2S0B1B01B0B1B2B3A0A1A2A3A3A2A00S0S1S2S3A3A2A1COA0S3CI74283S2B3S1B2S0B1B01B0B1B2B3A0A1A2A3A3A2A1COA0S3CI74283S2B3S1B2S0B1B0C4C3C2C1C0用74283将8421BCD码转换为余3BCD码。解：电路图如右所示：用74283将8421BCD码转换为5421BCD码。解：设A=A3A2A1A0，B=B3B2B1B0是两个4位二进制数。试用7485和74157〔四二选一MUX分析如以下图所示的组合网络中，当ABCD从0100向1101变化时和ABCD从1000向1101变化时，是否会出现冒险？试用增加多余项和取样脉冲的方法来防止冒险现象。解：1.当ABCD从0100向1101变化时：电路中存在功能冒险。2.当ABCD从1000向1101变化时：电路中不存在功能冒险。再判断是否有逻辑冒险：AC=10时，存在0型逻辑冒险。3．增加多余项的方法消除逻辑冒险：4．加取样脉冲法防止冒险：根本触发器的逻辑符号与输入波形如图P5.1所示。试作出Q、Q的波形。图P5.2电路，在开关S由A点拨到B点，再由B点拨回A点过程中，A、B两点电压波形如图中所示。试作出Q和Q端的波形。分析图P5.3的逻辑功能：列出真值表，导出特征方程并说明SD、RD的有效电平。解：(1)列真值表如下下略对于图P5.4电路，试导出其特征方程并说明对A、B的取值有无约束条件。解：(1)列真值表如下下略试写出图P5.5触发器电路的特征方程。CP=0时，CP=0时，Qn+1=Qn试写出图P5.6各触发器电路的特征方程。〔b〕～〔h〕略维阻D触发器的CP和D信号如下图，设触发器Q端的初态为“0”，试作Q端波形。图图P5.8维阻D触发器构成的电路如图P5.8所示，试作Q端波形。解：特征方程为：，Q端波形如图P5.8所示。画出图中Q端的波形。设初态为“0”。解：Q端波形如图P5.10所示。画出图电路Q端的波形。设初态为“0”。解：Q端波形如图P5.11所示。1、Q2的波形。Q端波形如图P5.12所示。画出图P5.13电路中Q1和Q2的波形。试作出图中Q端和Z端的波形。设Q的初态为“0”。解：Q、Z端波形如图P5.14所示。画出图P5.15电路中Q端的波形。解：Q端波形如图P5.15所示。A、QB的波形。解：Q端波形如图P5.16所示。1、Q2的波形。解：Q端波形如图P5.17所示。1和Q2的波形〔设Q1和Q2的初态均为“0”〕，并说明Q1和Q2对于CP2各为多少分频。解：Q端波形如图P5.18所示。Q1和Q2对于CP2都是4分频，即电路如图P5.19，试作出Q端的波形。设Q的初态为“0”。解：Q端波形如图P5.19所示。输入uI、输出uO波形分别如图P5.20所示，试用两个D触发器将该输入波形uI转换成输出波形uO。解：实现电路如图P5.20所示。试分别用公式法和列表图解法将主从SR触发器转换成JK触发器。解：略6.1试分析以下图所示电路。解：1〕分析电路结构：略2〕求触发器鼓励函数：略3)状态转移表：略4)逻辑功能：实现串行二进制加法运算。X1X2为被加数和加数，Qn为低位来的进位，Qn+1表示向高位的进位。且电路每来一个CP，实现一次加法运算，即状态转换一次。例如X1=110110，X2=110100，那么运算如下表所示：LSBMSB节拍脉冲CPCP1CP2CP3CP4CP5CP6CP7被加数X10110110加数X20010110低位进位Qn0001011高位进位Qn+10010110本位和Z01010116.2试作出101序列检测器得状态图，该同步电路由一根输入线X，一根输出线Z，对应与输入序列的101的最后一个“1”，输出Z=1。其余情况下输出为“0”。101序列可以重叠，例如：X：010101101Z：000101001101序列不可以重叠，如：X：0101011010Z：0001000010解：1〕S0：起始状态，或收到101序列后重新开始检测。S1：收到序列起始位“1”S2：收到序列前2位“10”2〕对以下原始状态表进行化简：(a)解：1〕列隐含表：2〕进行关联比拟3〕列最小化状态表为：(b)S〔t〕N〔t〕/Z〔t〕X=0X=1AB/0H/0BE/0C/1CD/0F/0DG/0A/1EA/0H/0FE/1B/1GC/0F/0HG/1D/1解：1〕画隐含表：2〕进行关联比拟：3)列最小化状态表：S〔t〕N〔t〕/Z〔t〕X=0X=1ab/0h/0be/0a/1ea/0h/0he/1b/1试画出用MSI移存器74194构成8位串行并行码的转换电路〔用3片74194或2片74194和一个D触发器〕。解：1〕用3片74194：2〕用2片74194和一个D触发器状态转移表同上。试画出74194构成8位并行串行码的转换电路状态转移表：Q0'Q1'Q2'Q3'Q4'Q5'Q6'Q7'Q8'M0M操作启动11准备并入CP10D0'D1'D2'D3'D4'D5'D6'D7'10准备右移CP210D0'D1'D2'D3'D4'D5'D6'10准备右移CP3110D0'D1'D2'D3'D4'D5'10准备右移CP41110D0'D1'D2'D3'D4'10准备右移CP511110D0'D1'D2'D3'10准备右移CP6111110D0'D1'D2'10准备右移CP71111110D0'D1'10准备右移CP811111110D0'11准备并入6.6试分析题图电路，画出状态转移图并说明有无自启动性。解：鼓励方程：略状态方程：略状态转移表：111序号111Q3Q2Q1110010001000有效循环0110010001000有效循环12345000001010011100101011100101偏离状态011100101110111111000状态转移图该电路具有自启动性。图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。XQ4nQ3nQ2nQ1nQ4n+1Q3n+1Q2n+1Q1n+1Z00000111110111111100011101101001101110000110010110010111010001010100100100110000010000111000111011000011001010001010100000100001100001100100000100001000001000011000000010100010010010010001101001101000101000101010101011001011001110101111000011000100101100110100110101011011011110001110011010111011110011110111111111100000分析图电路，画出其全状态转移图并说明能否自启动。解：状态转移图：偏离态能够进入有效循环，因此该电路具有自启动性。逻辑功能：该电路是一个M=5的异步计数器。用IKFF设计符合以下条件的同步计数器电路。当X=0时为M=5的加法计数器，其状态为0，1，2，3，4。当X=1时为M=5的减法计数器，其状态为7，6，5，4，3。解：试改用D触发器实现第9题所述功能的电路。解：略试用JKFF设计符合图波形，并且具备自启动性的同步计数电路。CP012345Q1Q2Q3解：略6.12用四个DFF设计以下电路：异步二进制加法计数器。在〔1〕的根底上用复“0”法构成M=12的异步加法计数器。解：〔1〕〔2〕反应状态为11006.13用四个DFF设计以下电路：〔1〕异步二进制减法计数器。〔2〕在〔1〕的根底上用复“0”法构成M=13的异步计数器。解：题6.13〔2〕电路图用DFF和适当门电路实现图的输出波形Z。提示：先用DFF构成M=5的计数器，再用Q3、Q2、Q1和CP设计一个组合网络实现输出波形。CPZ000001010011100解：试用DFF和与非门实现图“待设计电路”。要求发光二极管前3s亮，后2s暗，如此周期性重复。解：6.16试写出图中各电路的状态转移表。(b)解：〔a〕(b)CR=Q3Q1LD=Q3Q1Q3Q2Q1Q0Q3Q2Q1Q0000000010010001101000101011001111000100100110100010101100111100010011010M=10M写出图电路的状态转移表及模长M=?解：状态转移表：Q3Q2Q1Q000000011010001111000101111001111置3置7置11置15M=8试分析图能实现M=?的分频。解：74161〔1〕的Q3接至74161〔2〕的CP，两74161为异步级联，反应状态为〔4C〕H=76，又利用异步清0端，所以M=76。6.19试用74161设计循环顺序为0,1,2,3,4,5,10,11,12,13,14,15,0,1…的模长为12的计数电路。解：为了使其具有自启动性，将Q3，Q1接入与非门。试用74161设计能按8421BCD译码显示的0~59计数的60分频电路。解：CPCPM=6M=10试用TFF实现符合下述编码表的电路。Q3Q2Q1Q0000001000101011001111000110011011111解：略。试分析图6.22〔a〕〔b〕2个计数器的分频比为多少？解：M=M1×M2=63试说明图电路的模值为多少，并画出74160〔Ⅰ〕的Q0、Q1、Q2、Q3端，74160〔Ⅱ〕的Q0和RD端的波形，至少画出一个周期。解：M=150123456789101112131415(Ⅰ)Q0(Ⅰ)Q1(Ⅰ)Q2(Ⅰ)Q3(Ⅱ)Q0RD试写出图6.24中各电路的状态编码表及模长。解：〔1〕异步清0，8421BCD码〔2〕异步置95421BCD码Q3Q2Q1Q0Q0Q3Q2Q100000001001000110100M=500000001001000110100100010011100M=86.25试用7490设计用8421BCD编码的模7计数器。〔1〕用R01、R02作反应端；〔2〕用S91、S92作反应端。解：〔1〕〔2〕试用7490设计用5421BCD编码的模7计数器。〔1〕用R01、R02作反应端；〔2〕用S91、S92作反应端。解：〔1〕〔2〕解：M1=6，M2=8电路的模长应为6和8的最小公倍数24，即M=24。写出图6.28的模长及第一个状态和最后一个状态。解：M1=7，M2=8电路的模长应为7和8的最小公倍数56，即M=56。图6.29是串入、并入—串出8位移存器74165的逻辑符号。试用74165设计一个并行—串行转换电路，它连续不断地将并行输入的8位数据转换成串行输出，即当一组数据串行输出完毕时，立即装入一组新的数据。所用器件不线，试设计出完整的电路。解：电路如图6.30所示，试写出其编码表及模长并说明理由。解：Q3Q2Q1Q0000000010010001101000101011001111000M=10，因为反应状态为1100，在8421BCD码中不会出现。所以模长仍为10。现用信号为f1=100Hz的矩形波，试用两块7490将该信号变换成f0=2Hz的方波。解：M1=5〔8421BCD〕M2=10〔5421BCD〕试用一片7490和一个JKFF构成M=12的分频电路。并要求该电路的第一状态为0001。解：在上题中，假设要求其输出为8421BCD译码显示时，即计数状态为01，02，…，11，12编码。试再用一片7490和一个JKFF实现电路。解：试用一片7490和一片八选一数据选择器74151实现图6.14输出波形Z。CPZ解：用DFF设计移位型序列信号发生器，要求产生的序列信号为11110000…〔2〕111100100…。解：〔1〕电路图为：〔2〕试用DFF设计一个序列信号发生器。使该电路产生序列信号1110100…。解：试用JKFF设计循环长度M=12的序列信号发生器。解：该题要求设计一个序列长度的序列信号发生器，可以用修改最长线性序列的方法得到分析图6.28电路，试写出其编码表及模长。解：状态编码表为：(其中Q0为第二个74194的Q0)序号Q0Q1Q2Q3Q0'Z启动123456789000001000011000111001111011111011110011100011000010000011111因此M=10。试写出图6.39的74194输出端的编码表及数据选择器输出端F处的序列信号。解：F处的序列为：0100001011。写出图6.40中74161输出端的状态编码表及74151输出端产生的序列信号。解：F处的序列信号为：1111000110。6.410处的序列信号。解：Q0用74194设计序列信号发生器产生序列信号：〔1〕1110010，…；〔2〕101101,…。解：〔1〕F11111=1M1Q0Q1Q2Q3M074F11111=1M1Q0Q1Q2Q3M074194CRDSRDSL>CPD0D1D2D3〔2〕FFM1Q0Q1Q2Q3M0M1Q0Q1Q2Q3M074194CRDSRDSL>CPD0D1D2D31111CPCP00题6.42〔2〕电路图试用74161、74151及少量与非门实现如下功能：当S=0时，产生序列1011010；当S=1时，产生序列1110100。解：END0D174151YD2D3D4DEND0D174151YD2D3D4D5D6D71S1S1SSSSF1P1PQ3Q2Q1Q0T74161QccLDCR>CPD3D2D1D01111CPCP试用74161、74151及假设干与非门设计一电路同时输出两个不同的序列信号：Z1=111100010和Z2=101110001。〔不另加控制信号〕解：DSL111101Q0101Q011CP0END0D174151YD2D3D4D5D6DDSL111101Q0101Q011CP0END0D174151YD2D3D4D5D6D7PQ3Q2Q1Q0T74161QccLDCR>CPD3D2D1D0ZZ2Z1Z1114电路图设计一个小汽车尾灯控制电路。小汽车左、右两侧各有3个尾灯，要求：〔1〕左转弯时，在左转弯开关控制，左侧3个灯按题图P6.45所示周期性地亮与灭；〔2〕右转弯时，在右转弯开关控制，左侧3个灯按题图P6.45所示周期性地亮与灭；〔3〕左、右两个开关都作用时，两侧的灯做同样的周期地亮与灭；〔4〕在制动开关〔制动器〕作用时，6个尾灯同时亮。假设在转弯情况下制动，那么3个转向尾灯正常动作，另一侧3个尾灯那么均亮。BCABCA亮灭灭亮灭灭图P解：电路图如下：

1ST11ST1CR1CR1DRDQ>C1SDD>C1SDQD>C1SDQDRDQ>D>C1SDQCPCP111QRCQQRCQRBQRA右尾灯左尾灯右尾灯左尾灯QLAQLBQLCQLAQLBQLCSSTCCL11111DRDQ>C1SDQDRDQ>C1SDQDRDQ>C1SDQ11111D>C1SDQD>C1SDQD>C1SDQ由T213构成的电路如图P6.46所示，试作出QA，QB，QC，QD，QCC的波形。解：在ROM中，什么是“字数”，什么是“位数”？如何标注存储器的容量？解：地址译码器的输出线称作字线，字数表示字线的个数；存储矩阵的输出线称作位线(数据线)。位数表示位线的个数。字线和位线的每个交叉占处有—个存储单元。因此存储容量用“字数×位数”表示。固定ROM、PROM、EPROM、E2PROM之间有何异同？解：固定ROM、PROM、EPROM、E2PROM都是只读存储器，它们的工作原理和结构相同，都是由地址译码器、存储矩阵和输出电路构成，当地址译码器选中某一个字后，该字的假设干位同时由输出电路输出，存储矩阵由M个字、每个字N位的存储单元构成。它们的不同之处在于存储单元的写入和擦除方式不同。固定ROM出厂时结构数据已经固定，用户不能更改，适于存储大批量生产的程序和数据，常被集成到微控制器中作为程序存储器；PROM可由用户写入数据，但只能一次性写入，之后不能更改。适于存储中、小批量生产的程序和数据；EPROM数据可通过紫外线擦除，重新写入。可擦除数百次，写入一个字节需50ms。适用于开发研制阶段存储数据和程序，并可经常修改；E2PROM数据可通过电擦除，因此在工作时间可随时擦写。可擦除数10~1000万次，写入一个字节需20ms。适合于信息量不大，经常要改写，掉电后仍保存的场合。试用ROM阵列图实现以下一组多输出逻辑函数 F1(A,B,C)=AB+AB+BC F2(A,B,C)=m(3,4,5,7) F3(A,B,C)=ABC+ABC+ABC+ABC+ABC解：1111ABCF1F2F3图用适当规模PROM设计2位全加器，输入被加数及加数分别为a2a1和b2b1，低位来的进位是CI，输出本位和21以及向高位的进位CO2。解：阵列图如下图：1111a1b1CO2211b2a2CI1图用PROM实现以下码制转换：〔1〕4位二进制自然码转换成二进制格雷码。〔2〕4位二进制格雷码转换成二进制自然码。图题9.5〔1〕的阵列图图题9.5〔2〕的阵列图ROM和RAM的主要区别是什么？它们各适用于那些场合？答：主要区别是ROM工作时只能读出，不能写入，但断电以后所存数据不会丧失；RAM工作时能对位读写，但掉电以后数据丧失。ROM适用于存放固定信息；RAM适用于存放暂存信息。有容量为256×4,64K×1,1M×8,128K×16为的ROM,试分别答复:这些ROM有多少个根本存储单元?这些ROM每次访问几个根本存储单元?这些ROM个有多少个地址线?答:(1)分别有1024个,1024×64个,1M×8,128K×16个〔2〕分别为4个,1个,8个,16个〔3〕分别有2, 16,20,17条地址线 2114RAM〔1024×4位〕的存储器为64×64矩阵，它的地址输入线，行地址输入线，列地址输入线，输入/输出线各是多少条？每条列选择输出线同时接几位？答：地址输入线10条；行地址输入线6条；列地址输入线4条；输入输出线4条；每条列选输出线同时接四位。试用5位扩展方法将两片256×4位的RAM组成一个256×8的RAM，画出电路图。图用2114构成2K×8的静态存储器，画出逻辑图〔参阅教材P236例〕说明串行存储器与ROM、RAM的区别。串行存储器根据不同可分为哪几种形式？根据移位存放器采用的类型不同又分为哪几种？答：〔1〕SAM工作时既可读出又可写入，这一点相当于RAM而不同于ROM，但RAM可对位读写，而SAM中数据是按次序串行写入或读出，读写时间较长，但是是非破坏性读写。〔2〕按结构分类可分为：先进先出、先进后出。〔3〕可分为MOS移位存放器型SAM和CCD移位存放器型SAM。PLD器件有哪几种分类方法？按不同的方法划分PLD器件分别有哪几种类型？解：PLD器件通常有两种分类方法：按集成度分类和按编程方法分类。按集成度分类，PLD器件可分为低密度可编程逻辑器件〔LDPLD〕和高密度可编程逻辑器件〔HDPLD〕两种。具体分类如下：按编程方法分类，PLD器件可分为一次性编程的可编程逻辑器件、紫外线可擦除的可编程逻辑器件、电可擦除的可编程逻辑器件和采用SRAM结构的可编程逻辑器件四种。PLA、PAL、GAL和FPGA等主要PLD器件的根本结构是什么？解：PLA的与阵列、或阵列都可编程；PAL的与阵列可编程、或阵列固定、输出结构固定；GAL的与阵列可编程、或阵列固定、输出结构可由用户编程定义；FPGA由CLB、IR、IOB和SRAM构成。逻辑功能块〔CLB〕排列成阵列结构，通过可编程的内部互连资源〔IR〕连接这些逻辑功能块，从而实现一定的逻辑功能，分布在芯片四周的可编程I/O模块〔IOB〕提供内部逻辑电路与芯片外部引出脚之间的编程接口，呈阵列分布的静态存储器〔SRAM〕存放所有编程数据。PAL器件的输出与反应结构有哪几种？各有什么特点？解：PAL器件的输出与反应结构有以下几种：专用输出结构：输出端为一个或门或者或非门或者互补输出结构。可编程输入/输出结构：输出端具有输出三态缓冲器和输出反应的特点。存放器输出结构：输出端具有输出三态缓冲器和D触发器，且D触发器的端又反应至与阵列。异或输出结构：与存放器输出结构类似，只是在或阵列的输出端又增加了异或门。试分析图给出的用PAL16R4构成的时序逻辑电路的逻辑功能。要求写出电路的鼓励方程、状态方程、输出方程，并画出电路的状态转移图。工作时，11脚接低电平。图中画“×”的与门表示编程时没有利用，由于未编程时这些与门的所有输入端均有熔丝与列线相连，所以它们的输出恒为0。为简化作图，所有输入端交叉点上的“×”不再画，而改用与门符号里面的“×”代替。〔提示：R为同步清0控制端，C为进位信号输出端〕解：电路的逻辑功能：输出为循环码的模16加法计数器，R为同步清0控制端，1有效，C为进位信号输出端，为0时，表示计数器处于最大值。GAL和PAL有哪些异同之处？各有哪些突出特点？解：GAL和PAL相同之处：根本结构都是与阵列可编程，或阵列固定的PLD。相异之处：PAL的输出结构固定，而GAL的输出结构可由用户编程确定；相当一局部的PAL器件采用熔断丝工艺，而GAL器件采用EECMOS工艺。突出特点：用PAL器件设计电路时，不同的应用场合，应选用不同型号的PAL器件，且相当一局部的PAL器件为一次性编程。同一型号的GAL器件可应用于不同的设计场合，且可屡次编程。GAL16V8的OLMC有哪几种具体配置？解：在SYN、AC0、AC1〔n〕的控制下，OLMC可配置成5种不同的工作模式：SYN=1，AC0=0，AC1〔n〕=1时，为专用输入模式；SYN=1，AC0=0，AC1〔n〕=0时，为专用组合输出模式；SYN=1，AC0=1，AC1〔n〕=1时，为反应组合输出模式；SYN=0，AC0=1，AC1〔n〕=1时，为时序电路中的组合输出模式；SYN=0，AC0=1，AC1〔n〕=0时，为存放器输出模式；ispGAL16Z8在结构上与GAL16V8相比有哪些异同之处？解：ispGAL16Z8除了包含有GAL16V8的结构外，比GAL16V8增加了4条引线：数据时钟DCLK，串行数据输入SDI，串行数据输出SDO及方式控制MODE；增加了与编程有关的附加控制逻辑和移位存放器。GAL16V8的电子标签有什么作用？它最多由几个字符组成？加密后电子标签还能否读出？解：电子标签起到标识作用，可供用户存放各种备查的信息，如器件的编号、电路的名称、编程日期、编程次数等。电子标签最多可由8个字节的任意字符组成。它不受加密位的控制，随时都可访问读出。GAL16V8用作时序逻辑设计时，其时钟和输出使能信号怎样参加？输出使能信号是高电平有效还是低电平有效？解：GAL16V8用作时序逻辑设计时，1脚接时钟信号CLK，11脚接输出使能信号，为低电平有效。GAL16V8每个输出最多可有多少个乘积项？如要求用GAL16V8来实现包含9个乘积项的函数F=PT1+PT2+PT3+PT4+PT5+PT6+PT7+PT8+PT9，怎么办？解：GAL16V8每个输出最多可有8个乘积项。令F1=PT1+PT2+PT3+PT4+PT5+PT6+PT7，用2个OLMC来实现函数F〔此时GAL16V8的OLMC工作在反应组合输出模式，最多能实现7个乘积项相加〕，一个OLMC实现7个乘积项相加〔即函数F1〕，从相应的芯片引脚输出并反应到与阵列，使F1作为一个输入项，另一个OLMC实现F1和PT8、PT9相加，从相应的芯片引脚输出，从而实现函数F。Xilinx公司LCA系列的FPGA由哪几种逻辑单元组成？这些逻辑单元分别起什么作用？解：Xilinx公司LCA系列的FPGA由可编程逻辑模块〔CLB〕、可编程I/O模块〔IOB〕、可编程互连资源〔IR〕和静态存储器〔SRAM〕4种逻辑单元组成。CLB用来实现规模不大的组合或时序逻辑电路；IOB用来连接内部逻辑电路与芯片外部引出脚；IR用来连接CLB与CLB，CLB与IOB，实现复杂的逻辑功能；SRAM存放编程数据。XC2000系列的CLB的组合逻辑电路的输入线和输出线各有几根？能够实现什么样的逻辑函数？解：XC2000系列的CLB的组合逻辑电路有4个输入线〔A、B、C、D〕和2个输出线〔X、Y〕。能够实现4变量组合逻辑函数、或两个3变量的组合逻辑函数、或含有A、B、C、D、Q五个变量的组合逻辑函数。XC2000系列的IOB能够配置为哪几种IO形式？解：XC2000系列的IOB能够配置为5种IO形式：组合输入、存放器输入、组合输出、带三态控制的输出缓冲、双向I/O。XC2000系列的IR有哪几种形式？分别起什么作用？解：XC2000系列的IR可分为三类：金属线、开关矩阵和可编程连接点。金属线又可分为通用互连、直接互连和长线三种，金属线是连接各模块的通道，形成由多个CLB、IOB组成的电路；开关矩阵、可编程连接点都为可编程开关，用来连接各金属线段。ispLSI器件在结构上分为几个局部？解：ispLSI器件在结构上分为5个局部：通用逻辑模块〔GLB〕、集总布线区〔GRP〕、输出布线区〔ORP〕、输入/输出单元〔IOC〕和时钟分配网络。ispLSI1000系列的GLB分几个局部？各有什么功能？解：ispLSI1000系列的GLB分为4个局部：与阵列、乘积项共享阵列、4输出逻辑宏单元和控制逻辑。与阵列：形成20个乘积项。乘积项共享阵列：允许GLB的4个输出共享来自与阵列的20个乘积项。4输出逻辑宏单元：用于实现组合输出或时序输出。控制逻辑：用于产生时钟信号、复位信号、输出使能信号。ispLSI器件中乘积项有多种用途，请列出ispLSI1000系列20个乘积项的功能。解：乘积项0，4，8，13可作为异或门的输入，或作为或门的输入，或直接作为触发器的输入。乘积项12，17，18，19可不参加相应的或门，乘积项12用作乘积项时钟或复位信号，乘积项19可用作复位信号或输出使能信号。其余乘积项作或门的输入。什么是硬件描述语言？与其它HDL语言相比，用VHDL语言设计电子线路有什么优点？解：可以描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。和其它HDL语言相比，VHDL语言的优点如下：易于共享和交流。易于将VHDL代码在不向的工作平台〔如工作站和PC机〕和开发工具之间交换。设计结果与工艺无关。设计者可以专心致力于其功能，即需求标准的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。设计方法灵活、支持广泛。VHDL语言可以支持自上而下〔TopDown〕和基于库〔Library-Based〕的设计方法，支持同步电路、异步电路、FPGA以及其它随机电路的设计。系统硬件描述能力强。VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直至门级电路。另外，高层次的行为描述可以与低层次的RTL描述和结构描述混合使用。试简述用VHDL语言设计电子线路的一般流程。解：所谓用VHDL设计是指由设计者编写代码，然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等根本逻辑元件组成的原理图〔门级电路〕，最后完成硬件设计。VHDL的一般设计流程如以下图P11.2所示，分5步进行。图P11.2VHDL的一般设计流程第1步：系统分析和划分。第2步：行为级描述和仿真。第3步：RTL级描述和仿真。第4步：逻辑综合。第5步：电路物理实现。VHDL语言由几个设计单元组成？分别是什么？哪些局部是可以单独编译的源设计单元？解：VHDL语言由实体〔entity〕、结构体〔architecture〕、配置〔configuration〕、包集合〔package〕和库〔library〕5个局部组成。前4种是可分别编译的源设计单元。对下面的功能写一个实体(component_a)和一个结构体(rtl)d_out<＝(a_inandb_in)andc_in;类型指定为std_logic。解：entitycomponent_aisport(a_in,b_in,c_in:instd_logic;d_out:outstd_logic);endcomponent_a;--实体architecturertlofcomponent_aisbegind_out<＝(a_inandb_in)andc_in;endrtl;--结构体一个程序包由哪两局部组成？包体通常包含哪些内容？解：一个程序包由下面两局部组成：包头局部和包体局部。包体(body)由包头中指定的函数和过程的程序体组成，描述包头中所说明的子程序〔即函数和过程〕的行为，包体可以与元件的一个architecture类比。数据类型bit在哪个库中定义？哪个〔哪些〕库和程序包总是可见的？解：数据类型bit在标准库std中定义。VHDL标准中规定工作库work、标准库std及std库中的standard程序包总是可见的。VHDL语言中，3类数据对象——常数、变量、信号的实际物理含义是什么？解：常数是一个恒定不变的值，在数字电路设计中常用来表示电源和地等。变量是一个局部量，用来暂时保存信息，与硬件之间没有对应关系。信号是电子电路内部硬件连接的抽象，是一个全局量，它对应地代表物理设计中的某一条硬件连接线。变量和信号在描述和使用时有哪些主要区别？解：变量只能在进程〔process〕和子程序〔包括函数〔function〕和过程〔procedure〕两种〕中说明和使用；是一个局部量，不能将信息带出对它做出定义的当前设计单元；用来暂时保存信息，与硬件之间没有对应关系；对变量的赋值是立即生效的，不存在任何的延时行为；赋值符号为“:=”。信号只能在VHDL的并行局部说明，在顺序局部和并行局部都可以使用；是一个全局量，用来进行进程之间的通信；是电子电路内部硬件连接的抽象，它对应地代表物理设计中的某一条硬件连接线；对信号的赋值不是立即进行的，即需要经过一段延时，信号才能得到新值，明显地表达了硬件系统的特征；赋值符号为“<=”。bit和std_logic两种数据类型有什么区别？解：数据类型bit只有两种取值‘0’和‘1’；数据类型std_logic有9种取值，分别是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘-’；其中，‘U’–Uninitialized〔未定〕‘X’--ForcingUnknown〔强未知〕‘0’--Forcing0〔强0〕‘1’--Forcing1〔强1〕‘Z’--HighImpedance〔高阻〕‘W’--WeakUnknown〔弱未知〕‘L’--Weak0〔弱0〕‘H’--Weak1〔弱1〕‘-’--Don’tcare〔无关，即不可能情况〕VHDL语言中，以下3个表达式是否等效？为什么？a＜=notband(cord);a＜=notbandcord;a＜=not(bandc)ord;解：这3个表达式不等效〔原因略〕。进程〔process〕的启动条件是什么？解：为启动进程，在进程结构中必须包含一个显式的敏感信号表或包含一个wait语句，即只有敏感信号表中或wait语句后的敏感信号发生变化，进程才被启动。什么是层次化设计？解：在一个大型设计中，通常一个实体〔称顶层实体〕中包含假设干个元件〔实体〕，并将其相互连接起来。元件可以嵌套，即低层元件又可以包含更低一层的元件。这种设计方法称为层次化设计。利用层次化描述方法可以将已有的设计成果方便地用到新的设计中，大大提高设计效率。用VHDL描述图p11.13所示的方框图，即在元件top中例化元件c1〔2次〕和元件c2。解：entitytopisport(a，b，c，d：instd_logic；q：outstd_logic)；endtop；architecturehierarchy_topoftopiscomponentc1port(a，b：instd_logic；q1：outstd_logic)；endcomponent;componentc2port(d1，d2：instd_logic；q：outstd_logic)；endcomponent;signalil，i2：std_logic；beginu1：c1portmap(a，b，il)；u2：c1portmap(c，d，i2)；u3：c2portmap(i1，i2，q)；endhierarchy_top；试用case语句设计一个四——十六线译码器。解：libraryieee;useieee.std_logic_1164.all;entitydeco_4_16isport(en:instd_logic;a:instd_logic_vector(3downto0);y:outstd_logic_vector(15do