微型计算机原理 第六章 存储器

第6章存储器

6.1概述6.1.1存储器的分类按制造工艺，半导体存储器可分为双极型存储器和MOS型存储器。1）双极型存储器——速度快，常用作Cache。2）MOS型存储器——速度慢，集成度高，价格便宜，常用做内存

RAM和ROM中。

按信息存储方式，半导体存储器可分为随机存取存储器RAM和只读存储器ROM。1）随机存取存储器RAM——计算机在运行期间，这种存储器中 的信息可随时读出或写入。2）只读存储器ROM——机器运行期间其信息只能读出不能写入。根据信息写入的方式，常用的ROM类型有：掩膜式ROM、可编程ROM、可擦除PROM、电可擦除PROM、快速整体电擦除

双极型RAM随机存取存储器静态RAM（RAM）MOS型RAM 半导体动态RAM存储体掩膜式ROM可编程（PROM）只读存储器紫外线可擦除PROM（EPROM）（ROM）电可擦除PROM（E2PROM）闪速存储器FLASHMEMORY

图6-1半导体存储器的分类CPU高速缓冲存储器主存储器外存储器存储系统的层次结构6.1.2半导体存储器的性能指标1、存储容量：BKBMBGBTB2、存取速度内存储器的存取速度一般用最大存取时间或存取周期来描述。最大存取时间：接收到地址码开始到读出或写入数据为止所需时间

几十纳秒和几百纳秒存取周期：接连续两次读（写）的最小时间间隔。3、存储器带宽单位时间里存储器所存取的信息量，位/秒4、功耗半导体存储器的功耗包括“维持功耗”和“操作功耗”。与计算机的电源容量和机箱内的散热有直接的联系保证速度的情况下，减小功耗5、可靠性可靠性一般是指存储器（焊接、插件板的接触、存储器模块的复杂性）抗外界电磁场、温度等因素变化干扰的能力。在出厂时经过全面测试保证有较高的可靠性。平均无故障时间可达几千小时以上。6、价格：跟容量和速度有关6.2随机存取存储器RAM包括静态RAM和动态RAM6.2.1半导体存储器一般结构及组成图6-2随机存储器结构示意框图现在，四个部分都已经集成到一个芯片上1、存储矩阵基本电路——能够寄存二进制信息的电路存储体——基本电路的集合体，按阵列形式存放信息如：Nx1,Nx4,Nx8图6-3单译码方式的存储器结构示意图2、地址译码器（1）单译码方式

:小容量字结构的存储矩阵25X4图6-3单译码方式的存储器结构示意图（2）双译码方式：大容量字结构的存储矩阵16行16列图6-4双译码方式的存储器结构示意图

3、存储器控制电路读写控制信号有以下几种表示方法：1）OD(OutputDisable)输出禁止引线端。高2）OE(OutputDisable)输出开放引线端。3）R/W（Read/Write）读/写控制引线端。4）WE写开放引线端，低电平有效时，数据总线上的数据被写入被寻址的单元。4、三态双向缓冲器

使组成半导体RAM的各个存储芯片很方便地与系统数据总线相连接。6.2.2静态RAM1、静态基本存储单元电路

基本单元电路多为静态存储器半导体双稳态触发器结构，NMOS\COMS\TTL\ECL等制造工艺而成。NMOS工艺制作的静态RAM具有集成度高、功耗价格便宜等优点，其应用范围最为广泛；COMS的静态RAM则因其超低功耗的特点而具有独特的应用。图6-5NMOS静态基本存储电路

（1）NMOS静态基本存储电路

1）NMOS静态基本存储电路的组成图6-5NMOS静态基本存储电路

存一个二进制位，6个晶体管、字或行选线、数据线\位线双稳态触发器、T2T4负载管、T5T6的栅极受地址译码信号的控制2）NMOS静态基本存储电路的工作过程①静止状态：数据以电荷存放，T1导通存放1，T3导通存放0②读出操作：字选线为高电平,T5\T6栅极为高电平而导通,数据到位线,CPU采样数据总线取数据③写入操作

:字选线为高电平,T5\T6栅极为高电平而导通,数据到位线,存储到T1\T3（2）CMOS静态基本存储电路1）CMOS静态基本存储电路的组成图6-6COMS基本存储电路T3T5T3T5N沟增强型MOS,交叉偶合组成触发器T2T4为P沟增强型MOS作为负载T1T6N沟增强型控制门2）CMOS静态基本存储电路工作过程稳定状态:T3导通T5截止Q点为高电位反馈到T2T3

Q点高电位被保持，反之T5导通T3截止，双稳态存放1或0写入过程：字选线为高电平，T1和T6导通，写入1，位线D高电平；写入0时，D线为低电平字选线为低电平，T1和T6截止，隔断，维持状态读出过程：2、静态RAM的电路结构

28x1图6-7静态RAM芯片的结构示意图读写控制信号有以下几种表示方法：1）OD(OutputDisable)输出禁止引线端。高2）OE(OutputDisable)输出开放引线端。3）R/W（Read/Write）读/写控制引线端。4）WE写开放引线端，低电平有效时，数据总线上的数据被写入被寻址的单元。3、静态RAM芯片举例6116高速静态CMOS随机存储器，容量为211×8存取时间：100ns、150ns、200ns功耗：空载100微瓦、运行150毫瓦与TTL兼容

单一正5伏电源24脚DIP封装3、静态RAM芯片举例工作方式读LHL写LLH为选通HXX表6-16116的控制方式功能表图6-8HM6116的引脚排列及逻辑符号

6.2.3动态RAM1、动态基本存储电路动态基本存储电路是利用MOS管的栅极和源极之间的寄生电容保存电荷的方式来存储信息的有六管型、四管型、三管型、单管型（集成度高被广泛采用）（1）动态基本存储电路的基本组成:Q场效应管,电容存储电荷,2ms刷新，当行选线为高电平，Q导通，写入或读出。行选线列选线Q1Q2C1C2图6-9动态基本存储电路（2）动态基本存储电路的操作过程2、动态存储器芯片举例216KBX1RAS有效行选通，CAS有效列选通Intel2164A是具有16个引脚的双列直插式集成电路芯片，其引脚安排如图4-6所示。•A0~A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址；

•RAS

：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。当RAS为低电平时，表明芯片当前接收的是行地址；

•CAS：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时RAS应保持为低电平)；•WE

：

写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。•DIN：数据输入引脚；

•DOUT：数据输出引脚；

•VDD：十5V电源引脚；

•Css：地；

•N/C：未用引脚。图6-102164引脚排列、内部结构

存储体：64K×1的存储体由4个128×128的存储阵列构成；

地址锁存器：由于Intel2164A采用双译码方式，故其16位地址信息要分两次送入芯片内部。但由于封装的限制，这16位地址信息必须通过同一组引脚分两次接收，因此，在芯片内部有一个能保存8位地址信息的地址锁存器；

数据输入缓冲器：

用以暂存输入的数据；

数据输出缓冲器：

用以暂存要输出的数据；

1/4I/O门电路：由行、列地址信号的最高位控制，能从相应的4个存储矩阵中选择一个进行输入／输出操作；

行、列时钟缓冲器：用以协调行、列地址的选通信号；

写允许时钟缓冲器：用以控制芯片的数据传送方向；

128读出放大器：与4个128×128存储阵列相对应，共有4个128读出放大器，它们能接收由行地址选通的4×128个存储单元的信息，经放大后，再写回原存储单元，是实现刷新操作的重要部分；

1/128行、列译码器：

分别用来接收7位的行、列地址，经译码后，从128×128个存储单元中选择一个确定的存储单元，以便对其进行读/写操作。3、动态存储器的刷新方式CPU利用刷新周期进行刷新操作，刷新周期往往与读/写周期相等一般在2毫秒内完成一次刷新。

刷新按行进行，列无效，7位行地址在行选通信号的控制下，对4个阵列中的同一行，进行刷新，128次后全刷新该行所有存储单元均被选通刷新，即读出、放大、写入根据刷新周期时间的不同，通常有三种刷新方式：（1）定时集中刷新方式：定时集中刷新，不能读写操作，形成一段死时间。（2）非同步的刷新方式：每隔一定时间进行一次刷新，刷新周期与读写周期冲突时，延长读写周期（3）同步刷新方式：在每个指令周期中利用CPU不进行读写的期间进行刷新操作。4、同步刷新方式实例：Z80采用同步刷新，内部R寄存器提供刷新的行地址信息当系统不采用动态存储器时，R作为通用寄存器一款由zilog公司制造的微处理器，与英特尔公司出产的8080微处理器的代码兼容6.2.4RAM存储容量的扩展方法1、位扩展方式：16Kx1扩充为16Kx8

图6-11位扩展方式连接方式2、字扩展方式：16Kx8扩充为64Kx8

图6-12字扩充连接方式3、字位扩展方式

多数时候要进行字位的同时扩展16K×1扩充为64K×86.2.5RAM存储器与CPU的连接

图6-13用2114（1K×4）芯片组组成4096×8存储器

AD0-AD15AD0-AD91、数据总线的连接

2、地址总线的连接3、控制总线的连接MEMWWRM/IOMEMRRD＆＆图6-14静态存储器读/写控制逻辑6.3只读存储器ROM6.3.1只读存储器的结构图6-15ROM的结构框图专用仪器设备写入，对简单程序可以用人工方式写入。对ROM进行编程图6-1616×1位的阵列6.3.2只读存储器的分类只读存储器ROM常分为下列三种：1、掩膜式ROM2、现场编程ROM3、可改写的PROM图6-17熔丝式PROM基本存储电路6.3.3PROM基本存储电路图6-17熔丝式PROM基本存储电路6.3.4典型PROM芯片27系列的EPROM2764芯片8K×8NMOS读出时间200至500ns与2712827256兼容28引脚DIP封装

13根地址线8根数据线

PGM编程控制端，编程时加50ms脉冲，正常读出时，无效

CEOEVCCVPPGND6.3.4典型PROM芯片8种工作方式：待用方式：未用，CE为1节电读出方式：CE和OE同时有效读出禁止：OE无效编程写入：VPP接21至25伏电源，OE无效，带地址和数据有效，由PGM送入宽50±5ms的TTL负脉冲，于是一个字节写入编程校验：编程状态下读出，VPP接21至25伏电源，CE和OE同时有效禁止编程：读Intel标识：VCCVPP

均为+5伏，PGM+12伏，CE和OE同时有效，读出两个字节，低字节为制造厂商编码，高字节为器件编码Intel编程：对每一个要写入的存储单元，在地址、数据就绪的前提下，向PGM重复送1ms的编程负脉冲，每送一个脉冲即进行一次检验。若读出写入相同，说明数据已经写入，可进一步加以巩固。6.3.4典型PROM芯片28系列的E2PROM2864芯片带有查询端RDY/BUSY

8K×8

+5V供电，维持电流60mA，最大工作电流160mA读出时间250ns28引脚DIP封装页写入与查询的做法：

当用户启动写入后，应以（3至20）微秒/B的速度，连续向有关地址写入16个字节的数据，其中，页内字节由A3至A0确定，页地址由A12至A4确定，整个芯片有512个页，页加载

如果芯片在规定的20微秒的窗口时间内，用户不再进行写入，则芯片将会自动把页缓冲器内的数据转存到指定的存储单元，这个过程称为页存储，在页存储期间芯片将不再接收外部数据。CPU可以通过读出最后一个字节来查询写入是否完成，若读出数据的最高位与写入前相反，说明写入还没完成，否则，写入已经完成。6.3.4典型PROM芯片表6-182764引脚与其他型号对应关系图6-192864A引脚6.4高速缓存存储器Cache

6.4.1Cache存储器原理1、原理2、Cache的命中率6.4.2Cache存储器组织1、地址映像

图6-20Cache的基本结构

（1）直接映像图6-21直接映像的Cache组织（2）全相联映像图6-22全相联映像的Cache组织

（3）组相联映像图6-23组相联映像的Cache组织

2、替换算法(1)先进先出算法（FIFO）(2)近期最少使用算法（LRU）(3)随机替换法（RAND)6.5存储器系统与CPU系统连接实例存储器子系统：存储器及附加电路面向CPU主系统，不是直接连到CPU上6.5.1EPROM、RAM子系统与CPU主系统的连接图6-24EPROM、RAM组成的8位存储器子系统6.5.28086CPU的最小模式与静态RAM的连接

图6-25最小模式连接的静态RAM存储器6.5.3存储器芯片同CPU连接时要注意的问题①