新半导体工艺制程教程方法

半导体工艺制程一.半导体相关知识二.半导体前工序介绍三.半导体后工序介绍

1.半导体相关知识1.集成时代的开始从晶体管的发明到大规模集成电路的广泛使用经过了六十年发展晶体管（1947年）—大规模集成电路（ULSI）大于1KK百万以上

2000

随着IC规模的增大，管芯面积也急速增大，迫使要采用大直径硅片，以提高产能。

84年以前使用1寸2寸90年4寸

目前使用8英寸（200mm）、12英寸(300mm)转变。

现在6寸也没有完全普及1992198719811975196550mm100mm125mm150mm200mm300mm2′4′5′6′8′12′

在国内也不是很普及。2.硅片尺寸的演化不同尺寸的硅片—从开始生产—到生产高峰—再到逐步淘汰的生命周期100mm10年1975年1984年20年150mm在美国已经淘汰1983年1997年2003年200mm30年1987年2007年2017年300mm40年1995年2035年？

9年14年20年？20年40年单晶通常采用两种制作方法：直拉法（Czochralski法）

在真空腔室内，把多晶硅放在石英坩埚中加热到1500°用0.5cmX10cm的籽晶体，逆时针旋转提拉。可制成8寸、1-2M的晶棒。可提纯到99.999999999%纯度区熔法

此种方法可以生长极高纯度的硅单晶。但区熔生长的缺点是很难引入浓度均匀的掺杂。多晶硅的提炼拉单晶棒切片磨片倒角刻蚀研磨、抛光清洗检查3.硅片（Wafer）的形成过程在使用硅材料之前用过锗做为衬底SiGe锗是四族元素硅14=2-8-4~锗32=2-8-18-4？选择硅作为半导体的主要材料主要依据以下四个理由：1.硅的丰裕度硅是地球上第二丰富的元素，占到地壳成分的25%2.硅有更高的溶化温度

允许更宽的工艺容限硅熔点：1412°C锗熔点：937°C3.更宽的工作温度范围4.二氧化硅的自然生成硅可以提纯到半导体制造所需要的足够高的纯度并且消耗更低的成本另一个原因是，硅可容易形成SiO2，而SiO2是高质量稳定的绝缘材料，可以在生产工艺中起到介质的作用

硅是4价元素价层价电子为4个掺入V族元素--磷P、砷As、锑Sb价层中价电子为5个与硅原子结合多出1个价电子成为导电电子，带负电，形成N型硅：掺入III族元素--硼B、镓Ga价层中价电子为3个而与硅原子结合后少一个价电子产生一个空穴，带负电，形成P型硅：PN结：

NP------++++++半导体（硅）的导电类型和费米能力4.半导体趋势集成电路的设计和制造技术的快速发展，导致也促进了半导体生产制造新设备和新工艺的不断引入。每隔18到24个月，半导体产业就引进新的制造技术。硅片制造技术的改变受到用户需求的驱使。用户要求更快、更可靠和更低成本的芯片。要达到这些要求，芯片制造商需要在一个硅片上缩小管芯尺寸、提高芯片速度、减少功耗。最大限度地提高芯片性能提高芯片可靠性追求降低芯片成本特征尺寸的过去与将来的技术节点19881992199519971999200120022005CD(µm

)1.00.50.350.250.180.150.130.10接触孔线宽间距关键尺寸4.1提高芯片性能和集成度4.1.1关键尺寸（CD）

1毫米(mm)=1000微米(µm)1微米(µm)=1000纳米(nm)

现在已经进入纳米时代4.1.2每块芯片上的元件数

减小一块芯片上的特征尺寸使得可以在硅片上制作更多的元件。对于微处理器，芯片表面的晶体管数可以说明通过减小CD来增加芯片的集成度。由于芯片上的晶体管数量连年极具增加，芯片性能也提高。20014001200100080060040016001997199920012003200620092012年度微处理器上的总的晶体管数，以百万为单位总的晶体管/芯片增长404.1.3摩尔定律

1964年，戈登摩尔—半导体产业先驱者和英特尔公司的创始人。

预言在一块芯片上的晶体管数量大约每隔一年翻一番。

这就是业界著名的摩尔定律（后来在1975年被修正为预言没18个月翻一番）。摩尔定律在微处理器的发展上（晶体管数），是惊人的准确。197519801985199019952000500251.00.1.01100M10M1M100K10K晶体管年度每秒百万条指令关于微处理器的摩尔定律400480486808680386802868080PentiumPro本腾4.1.4功耗

芯片性能的另一方面是在器件工作过程中的功耗。随着器件的微型化，功耗也相应减小。这已成为便携式电子产品市场增长的一个关键性能参数。10864201997199920012003200620092012年度每个集成电路芯片上的功耗降低4.1.5

提高芯片可靠性芯片可靠性致力于趋于芯片寿命的功能的能力。技术上的进步已经提高了芯片产品的可靠性。19721976198019841988199219962000年度7006005004003002001000

长期失效目标以百分之几为单位芯片可靠性提高4.1.6降低芯片价格

半导体微芯片的价格一直持续下降。到1996年之前的近50年中，半导体芯片的价格以一亿倍的情况下降。10101101010101042-2-4-6-8-1019301940195019601970198019902000年度半导体芯片价格降低相对值真空管半导体器件器件尺寸价格10美元=1晶体管10美元=IGU盘IGU盘=？管子

标准管微型管双极晶体管集成电路MSILSIVLSIULSI5.电子时代的划分20世纪50年代：晶体管技术20世纪60年代：工艺技术20世纪70年代：竞争20世纪80年代：自动化20世纪90年代：批量生产21世纪：器件进入规模时代和智能时代半导体制造分为前道工序（FrontEnd）制程

晶圆处理制程（WaferFabrication；简称WaferFab）

管芯中测（WaferProbe）；中测直流参数测试“在整个加工过程中每一步都含各种测试”后道工序（BackEnd）制程

封装（Packaging）成测（InitialTestandFinalTest）成测交、直流参数测试

半导体制造过程前段（FrontEnd）制程---前工序

半导体制造对环境的要求主要污染源：灰尘颗粒、重金属离子、有机物残留物和钠离子等轻金属离子。超净间：洁净等级主要由灰尘颗粒数/m30.1µm0.2µm0.3µm0.5µm5.0µm1级357.531NA10级350753010NA100级NA750300

100NA1000级NANANA10007一、工艺处理制程

目前生产工艺的难点不在于我们不知道怎样做，而是在于由于受到设备限制使我们无法完成想要做的工艺

半导体制作主要是在硅片上制作电子器件（晶体管、电容、逻辑闸等）以达到一定的逻辑功能。在上述各道工艺中技术最复杂且资金投入最多的就是微处理器Microprocessor），所需工序多达数百道，加工设备也先进、昂贵，甚至上千万一台。净化厂房对温度、湿度与尘埃含量均需严格控制。虽然生产工艺随着产品种类与所使用的技术有关；但基本工艺步骤通常是：硅片-清洗(Cleaning)—氧化(Oxidation)—沉淀—光刻—蚀刻—离子注入等多次重复的工序进行。在硅片上制作晶体管、二极管、电阻，完成带有逻辑功能的集成电路的加工与制作。二、中测

生产过程中经常要对各种样片（陪片）进行测试。经过WaferFab制程后，硅片上形成数千上万个电路，一般称之为管芯或晶粒(Die)。在一般情形下，同一片硅片上制作相同的器件，但是也有可能在同一片晶圆上制作不同规格的产品。制作完成的硅片必须使用探针台对所有管芯进行100%的直流参数测试，以测试其电气特性。不合格管芯将会被打上记号(InkDot），可以用磁性墨水，最后经过划片分离后吸走。此程序即称之为晶圆测试制程（WaferProbe）。然后将管芯分割成独立的管芯去做最后的封装。

三、IC封装制程IC封装制程（Packaging）：无论采用塑封还是瓷封或金属管壳封装都是为了制作电路的保护层，避免电路受到机械性划伤或高温破坏。也有不做封装就使用的。从环境、用途、成本考虑。用户市场的需求四.半导体制造工艺分类PMOS型双极型MOS型CMOS型NMOS型BiCMOS饱和型非饱和型TTLIILECL/CML一双极型工艺：A在每个器件间要做隔离区（PN结隔离、全介质隔离及PN结、介质混合隔离）ECL（非饱和型）（不掺金）、TTL/DTL（饱和型）、STTL（饱和型）B在元器件间自然隔离IIL（饱和型）二MOSIC工艺：是根据栅工艺分类A铝栅工艺B硅栅工艺其他分类1、（根据沟道）PMOS、NMOS、CMOS2、（根据负载元件）E/R、E/E、E/D双极型集成电路

和MOS集成电路优缺点双极型集成电路中等速度、驱动能力强、模拟精度高、

但功耗比较大ECL驱动电流更大CMOS集成电路静态功耗低、电源电压范围宽、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与TTL电路兼容。

但电流驱动能力低查参数手册可以对比Bi-CMOS工艺：是一种双极和CMOS兼容工艺。主要用于静态随机存储器、高速电路和数模混合电路的设计。

采用两种工艺的目的主要是充分利用两种工艺各自的特点，

BiCMOS工艺技术对于不同的电路设计方法具有极强的适应性典型的PN结隔离的掺金TTL电路工艺流程

硅平面工艺主要由氧化—扩散—掺杂三个工艺组成一次氧化衬底制备隐埋层扩散外延淀积热氧化隔离光刻隔离扩散再氧化基区扩散再分布及氧化发射区光刻背面掺金发射区扩散反刻铝接触孔光刻铝淀积隐埋层光刻基区光刻再分布及氧化铝合金淀积钝化层中测压焊块光刻晶体管横向刨面图CBENPPNPP+P+PP请大家注意后面的P和磷（P）是不同的！硼B=P磷P=N晶体管纵向刨面图CBENPCBENPN+p+NPNPNPNPN晶体管刨面图ALSiO2BPP+P-SUBP型衬底N+磷扩散ECN+-BLN-epiN外延层P+隔离P硼扩散N型埋层光刻工艺简介：

光刻的本质是把临时电路结构复制到以后要进行刻蚀和离子注入的硅片上。首先制作铬版掩膜版。采用光刻胶-聚合可溶解物负性光刻胶-曝光后变得不可溶解，并硬化正性光刻胶-曝光后变得在显影液中可软化并溶解光刻工艺分八个步骤：制作氧化层—旋转涂胶—前烘90-100°30秒—对准曝光—曝光后烘烤100-110°—显影—坚膜烘烤120-140°—显影检查第一次光刻—N+埋层扩散孔1。减小集电极串联电阻2。减小寄生PNP管的影响SiO2P-SUBN+-BL要求：1.杂质固浓度大2.高温时在Si中的扩散系数小，以减小上推3.与衬底晶格匹配好，以减小应力涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—N+扩散(P)外延层淀积1.VPE（Vaporousphaseepitaxy)气相外延生长硅SiCl4+H2→Si+HCl2.氧化Tepi>Xjc+Xmc+TBL-up+tepi-oxSiO2N+-BLP-SUBN-epiN+-BLN型外延层N型埋层衬底第二次光刻—P+隔离硼扩散孔在衬底上形成孤立的外延层岛,实现元件的隔离.硼扩散SiO2N+-BLP-SUBN-epiN+-BLN-epiP+P+P+涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—P+扩散(B)第三次光刻—P型基区硼扩散孔SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—基区扩散(B)第四次光刻—N+发射区磷扩散孔集电极和N型电阻的接触孔,以及外延层的反偏孔。Al—N-Si欧姆接触：ND≥1019cm-3，

SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PPN+去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—扩散

第五次光刻—引线接触孔

SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗第六次光刻—金属化内连线：反刻铝

SiO2ALN+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—蒸铝CMOS工艺集成电路CMOS集成电路工艺

—以P阱硅栅CMOS为例1.1次光刻---阱区光刻，刻出阱区注入孔

N-SiN-SiSiO2生长氧化层刻出注入孔2。阱区注入及推进，形成阱区N-SiP-3。去除SiO2，长薄氧，长Si3N4N-SiP-Si3N44.二次光刻---有源区光刻N-SiP-Si3N45.三次光刻---N管场区光刻，N管场极注入，以提高场开启，减少闩锁效应及改善阱的接触。光刻胶N-SiP-B+6。光III---N管场区光刻，刻出N管场区注入孔；N管场区注入。N-SiP-7.四次光刻---p管场区光刻，p管场区注入，调节PMOS管的开启电压，生长多晶硅。N-SiP-B+8.五次光刻---多晶硅光刻，形成多晶硅栅及多晶硅电阻多晶硅N-SiP-9.六次光刻---P+区光刻，P+区注入。形成PMOS管的源、漏区及P+保护环。N-SiP-B+10.七次光刻---N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。光刻胶N-SiP-As11.增长PSG（磷硅玻璃）磷硅玻璃的质量也至关重要主要起对电路的保护作用PSGN-SiP+P-P+N+N+12.八次光刻---引线孔光刻。PSGN-SiP+P-P+N+N+13.九次光刻---引线孔光刻（反刻AL）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDS

目前所有半导体设备均采用了计算机控制，工艺参数可以通过计算机程序进行调整控制。成熟的设备完全采用了片盒对片盒操作，扩散、光刻、清洗等。有一些设备还需要操作人员装片。但工艺控制还是有计算机来完成。集成电路中几种电阻的产生ALSiO2R+PP+P-SUBN+R-VCCN+-BLN-epiP+1.基区硼扩散电阻在做硼扩散工艺时，按照电阻图形做电阻。集成电路中电阻—2SiO2RN+P+P-SUBRN+-BLN-epiP+发射区磷扩散电阻在进行磷扩散时做电阻。集成电路中电阻—3基区沟道电阻SiO2RN+P+P-SUBRN+-BLN-epiP+P集成电路中电阻—4外延层电阻SiO2RP+P-SUBRN-epiP+PN+集成电路中电阻—5MOS中多晶硅电阻SiO2Si多晶硅氧化层其它：MOS管电阻集成电路中电容1SiO2A-P+P-SUBB+N+-BLN+EP+NP+-IA-B+Cjs发射区扩散层—隔离层—隐埋层扩散层PN电容集成电路中电容2MOS电容AlSiO2ALP+P-SUBN-epiP+N+N+主要制程介绍清洗技术工艺清洁源容器清洁效果剥离光刻胶氧等离子体平板反应器刻蚀胶去聚合物H2SO4:H2O=6:1溶液槽除去有机物去自然氧化层HF:H2O<1:50溶液槽产生无氧表面旋转甩干氮气甩干机无任何残留物RCA1#(碱性)NH4OH:H2O2:H2O=1:氨水:双氧水:水1:1.5溶液槽除去表面颗粒RCA2#(酸性)HCl:H2O2:H2O盐酸:双氧水:水=1:1:5溶液槽除去重金属粒子DI清洗去离子水溶液槽除去清洗溶剂光学显影

光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。光学显影主要包含了感光胶涂布、烘烤、光罩对准、曝光和显影等程序。关键技术参数:最小可分辨图形尺寸Lmin(nm)聚焦深度DOF曝光方式:紫外线、X射线、电子束、极紫外蚀刻技术（EtchingTechnology）蚀刻技术（EtchingTechnology）是将材料使用化学反应物理撞击作用而移除的技术。可以分为:湿法刻蚀（wetetching）:湿蚀刻所使用的是化学溶液，在经过化学反应之后达到蚀刻的目的.干法蚀刻（dryetching）:干蚀刻则是利用一种电浆蚀刻（plasmaetching）。电浆蚀刻中蚀刻的作用，可能是电浆中离子撞击晶片表面所产生的物理作用，或者是电浆中活性自由基（Radical）与晶片表面原子間的化学反应，甚至也可能是以上兩者的复合作用。现在主要应用技术:等离子体刻蚀常见湿法蚀刻技术

腐蚀液被腐蚀物H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%）=76：3：15：5：0.01磷：硝：冰醋酸：水：氟化氨AlNH4(40%):HF(40%)=7:1磷硅玻璃SiO2,PSGH3PO4(85%)磷酸Si3N4HF(49%):HNO3(65%):CH3COOH(100%)=氢氟酸2:硝酸15:醋酸5SiKOH(3%~50%)氢氧化钾各向异向SiNH4OH:H2O2(30%):H2O=1:1:5氨水:双氧水:水HF(49%):H2O=1:100氢氟酸:水Ti、Co钛、钴HF(49%):NH4F(40%)=1:10氢氟酸:氟化氨TiSi2

CVD化学气相沉积

是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。

化學气相沉積CVD

气体气体化学气相沉积技术常用CVD技术有：(1)「常压化学气相淀积（APCVD）」；(2)「低压化学气相淀积（LPCVD）」；(3)「等离子化学气相淀积（PECVD）」较为常见的CVD薄膜包括有：二氧化硅（通常直接称为氧化层）氮化硅多晶硅耐火金属与这类金属之其硅化物

物理气相淀积（PVD）

主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，由在高真空中将氩离子加速以撞击溅靶材后,可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）沉积在硅片表面。PVD以真空、溅射、离子化或离子束等方法使純金属挥发，与碳化氢、氮气等气体作用，加热至400～600℃（約1～3小时）后，蒸镀碳化物、氮化物、氧化物及硼化物等1～10μm厚的微细颗粒薄膜，

PVD可分为三种技术：(1)蒸镀（Evaporation）；(2)分子束磊晶成長(MolecularBeamEpitaxyMBE)；(3)溅镀（Sputter）物理气相沉积技术

PVD物理气相沉积技术，是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。

离子注入（IonImplant）离子注入技术可将掺质以离子型态注入到半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度,以穿透（注入）薄膜，到达预定的注入深度。离子注入制程可对注入区内的杂质浓度加以精确控制。基本上，此杂质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子注入之深度则由离子束能量之大小来决定。

离子注入机分：

大束流注入机和中束流注入机

化学机械研磨技术

化学机械研磨技术（化学机器磨光CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。

在CMP制程的设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。

制

程

监

控采用线宽CD测量仪，以确保制程之正确性。一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。

光罩(刻)检测（Retical检查）

光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。

当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。

一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。

铜线工艺在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流。由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流。让厂商得以生产速度更快、电路更密集，且效能可提升约30-40％的芯片。亦由于铜的抗电子迁移（电版移民）能力比铝好(活跃)，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术。包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

晶圆制程中测量和缺陷检查——集成电路测量学是测量制造工艺的性能以确保达到质量规范标准的一种必要的方法。需要三个条件：样片、测量设备和分析数据。常用的仪器有：通用仪器有：四探针方块电阻测量仪椭偏仪：非破坏、非接触的光学测量仪器测量透明的薄膜光学显微镜：X射线薄膜厚度测量仪：台阶仪；C-V测试仪；膜厚测量仪等。扫描电镜膜厚测量仪晶园测量仪光刻对位测量仪台阶仪CV测试仪表面电荷分析仪椭偏仪半导体制造过程---后工序后段（BackEnd）

封装（Packaging）：IC封装依使用材料可分为陶瓷（ceramic）及塑料（plastic）两种，目前商业应用上则以塑料封装为主。以塑料封装中压焊接合为例，其步骤依序为晶圆划片（diesaw）上芯（diemount/diebond）焊线（wirebond）封塑（mold）切筋成型（trim/form）打印（mark）电镀（plating）及检验（inspection）等。测试制程（InitialTestandFinalTest）1晶片划片（DieSaw）

硅片划片是把前工序加工完成的晶圆上管芯采用划片机进行高精度切割。采用0.2微米工艺技术生产，在八寸硅片上可制作近600个以上的64MDROM。

要进行划片，首先必须进行硅片贴膜，再送至晶片划片机上进行划片。之后管芯依然排列在胶带上，而框架的支撑避免了胶带的皱折与管芯与管芯之间相互碰撞。

2.上芯（DieBond）

上芯的目的是采用银浆（epoxy）将管芯粘贴固定在导线框架上粘住固定。上芯成之后框架则由传输设备送至弹夹（magazine）內，以送至下一道工序进行压焊。管芯与管脚框架依靠金丝连接。

3压焊（WireBond）

最后采用压焊台将管芯的压焊点采用金丝、铝丝或铜丝与框架压点外拉出管脚（Pin），称之为压焊，作为与外界电路连接之用。4.封装（Mold）

塑封的主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能夠手持之形体。其过程为将导线架置于框架上並預熱，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。

5.切筋/成形（Trim/Form）切筋的目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的則是將外引脚压成各种预先设计好的形狀，以便于装置在电路板上使用。剪切与成形主要由一部种压机配上多套不同制程模具，加上进料及出料机构所組成。6.打印（Mark）印字是将字体打印在封装好的器件表面。其目的在于注明商品之規格及制造厂家的信息。

通常使用激光打标和油墨达标。

7检验（Inspection）

1、尺寸检测：投影仪2、透视机：X-RAY。3、超生波扫描：C-SAM4、开短路测试。5、功能测试。6、高低温循环实验。7、高压蒸煮实验。8、回流焊。9、易焊性实验。10、引线的拉力试验外观项目检查包括諸如：外引脚之平整性、共面度、腳距、印字是否清晰及胶体是否有損傷等的外观检验。

硅器件失效机理1氧化层失效：针孔、热电子效应2层间分离：AL-Si、Cu-Si合金与衬底热膨胀系数不匹配。3金属互连及应力空洞4机械应力5电过应力/静电积累6LATCH-UP闩锁效应。

7离子污染典型的测试和检验过程1。芯片测试（wafersort）2。芯片目检（dievisual）3。芯片粘贴测试（dieattach）4。压焊强度测试（leadbondstrength）5。稳定性烘焙（stabilizationbake）6。温度循环测试（temperaturecycle）7。离心测试（constantacceleration）8。渗漏测试（leaktest）9。高低温电测试10。高温老化（burn-in）11。老化后测试（post-burn-inelectricaltest）芯片封装简介

一、DIP双列直插式封装DIP(DualIn－linePackage)

绝大多数中小规模集成电路(IC)

其引脚数一般不超过100个。

DIP封装具有以下特点：

1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。

2.芯片面积与封装面积之间的比值较大，故体积也较大。

Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。

Through-HoleAxial&RadialDIP(雙列式插件)Use(用途): Dual-Inline-PackageClassletter(代號): DependValueCode(單位符號): MakingoncomponentTolerance(誤差): NoneOrientation(方向性): DotornotchPolarity(极性): NoneThrough-HoleAxial&RadialSIP(單列式插件)Use(用途): Single-Inline-Packageforresistornetworkor diodearraysClassletter(代號): RP,RNforresistornetwork,DorCRfordiode array.ValueCode(單位符號):Valuemaybemarkedoncomponentin thefollowingway.E.g.8x2kmarkingfor eight2Kresistorsinoneresistornetwork.Tolerance(誤差): NoneOrientation(方向性):Dot,bandornumberindicatepin1Polarity(极性): NoneSurfaceMountComponent(表面帖裝元件)SOICSOSOLSOJVSOPSSOPQSOPTSOPDescriptionSmallOutlineICSmallOutlineSmallOutline,LargeSmallOutlineJ-LeadVerySmallOutlinePackageShrinkSmallOutlinePackageQuarterSmallOutlinePackageThinSmallOutlinePackage#ofPins8-568-1616-3216-4032-568-3020-5620-56BodyWidthVarious156mils(3.97mm)300-400mils(6.63-12.2mm)300-400mils(6.63-12.2mm)300mils(6.63mm)208mils(5.3mm)156mils(3.97mm)208mils(5.3mm)LeadTypeGull-wing,J-leadGull-wingGull-wingJ-LeadGull-wingGull-wingGull-wingGull-wingLeadPitch20to50mils50mils(1.27mm)50mils(1.27mm)50mils(1.27mm)25mils(0.65mm)25mils(0.65mm)25mils(0.65mm)20mils(0.5mm)SurfaceMountComponent(表面帖裝元件)PLCCDescription: SmallOutlineIntegratedCircuit(SOIC)Classletter: U,IC,AR,C,Q,RLeadType: J-lead#ofPins: 20-84(Upto100+)BodyType: PlasticLeadPitch: 50mils(1.27mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponent(表面帖裝元件)MELF(金屬電极表面連接元件)Description(描述): MetalElectrodeFace(MELF)havemetallized terminalscylindricalbody.MELFcomponent includeZenerdiodes,Resistors,Capacitors,and Inductors.Classletter: DependsoncomponenttypeValueRange: DependsoncomponenttypeTolerance: DependsoncomponenttypeOrientation: BypolarityPolarity: Capacitorshaveabeveledanodeend.Diodeshave abandatthecathodeend.二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装

QFP（PlasticQuadFlatPackage）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。

PFP（PlasticFlatPackage）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。

QFP/PFP封装具有以下特点：

SurfaceMountComponentPQFPDescription: PlasticQuadFlatPackClassletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: PlasticLeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponentQFP(MQFP)Description: QuadFlatPack(QFP),MetricQFP(MQFP)Classletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: Plastic(Alsometalandceramic)LeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.BGA球栅阵列封装

当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208Pin时，传统的封装方式有其困难度。三、PGA插针网格阵列封装

PGA(PinGridArrayPackage)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-