数字电路习试试题题库

./1.单元习题库及答案第一章〔选择、判断共20题选择题1．以下代码中为无权码的为。A.8421BCD码B.5421BCD码C.余三码D.格雷码2．以下代码中为恒权码的为。A.8421BCD码B.5421BCD码C.余三码D.格雷码3．一位十六进制数可以用位二进制数来表示。A.１B.２C.４D.164．十进制数25用8421BCD码表示为。A.10101B.00100101C.100101D.101015．在一个8位的存储单元中,能够存储的最大无符号整数是。A.〔25610B.〔12710C.〔FF16D.〔2556．与十进制数〔53.510等值的数或代码为。A.<01010011.0101>8421BCDB.<35.8>16C.<110101.1>2D.<65.4>7．矩形脉冲信号的参数有。A.周期B.占空比C.脉宽D.扫描期8．与八进制数<47.3>8等值的数为：A.<100111.011>2B.<27.6>16C.<27.3>16D.<100111.11>9.常用的BCD码有。A.奇偶校验码B.格雷码C.8421码D.余10．与模拟电路相比,数字电路主要的优点有。A.容易设计B.通用性强C.保密性好D.抗干扰能力强判断题〔正确打√,错误的打×1.方波的占空比为0.5。〔2.8421码1001比0001大。〔3.数字电路中用"1”和"04．格雷码具有任何相邻码只有一位码元不同的特性。〔5．八进制数〔188比十进制数〔1810小。〔6．当传送十进制数5时,在8421奇校验码的校验位上值应为1。〔7．在时间和幅度上都断续变化的信号是数字信号,语音信号不是数字信号。〔8．占空比的公式为：q=tw/T,则周期T越大占空比q越小。〔9．十进制数〔910比十六进制数〔916小。〔10．当8421奇校验码在传送十进制数〔810时,在校验位上出现了1时,表明在传送过程中出现了错误。〔填空题描述脉冲波形的主要参数有、、、、、、。数字信号的特点是在上和上都是断续变化的,其高电平和低电平常用和来表示。分析数字电路的主要工具是,数字电路又称作。在数字电路中,常用的计数制除十进制外,还有、、。常用的BCD码有、、、等。常用的可靠性代码有、等。〔10110010.10112=<>8=<>16<35.4>8=〔2=<>10=<>16=<>8421BCD<39.75>10=〔2=<>8=<>16<5E.C>16=〔2=<>8=<>10=<>8421BCD<01111000>8421BCD=〔2=<>8=<>10=<>16思考题在数字系统中为什么要采用二进制？格雷码的特点是什么？为什么说它是可靠性代码？奇偶校验码的特点是什么？为什么说它是可靠性代码？第一章答案一、选择题1．CD2．AB3．C4．B5．CD6．ABCD7．ABC8．AB9．CD10．BCD二、判断题1.√2.×3.√4.√5.×6.√7.√8.×9.×10.√三、填空题幅度、周期、频率、脉宽、上升时间、下降时间、占空比时间、幅值、1、0逻辑代数、逻辑电路二进制、八进制、十六进制8421BCD码、2421BCD码、5421BCD码、余三码、格雷码、奇偶校验码262.54B2.B11101.129.51D.8<00101001.0101>100111.1147.627.C1011110.11136.694.75<10010100.01110101>1001110116784E四、思考题1．因为数字信号有在时间和幅值上离散的特点,它正好可以用二进制的1和0来表示两种不同的状态。2．格雷码的任意两组相邻代码之间只有一位不同,其余各位都相同,它是一种循环码。这个特性使它在形成和传输过程中可能引起的错误较少,因此称之为可靠性代码。3．奇偶校验码可校验二进制信息在传送过程中1的个数为奇数还是偶数,从而发现可能出现的错误。第二章〔选择、判断共20题一、选择题1.以下表达式中符合逻辑运算法则的是。A.C·C=C2B.1+1=10C.0<1D.A+1=12.逻辑变量的取值１和０可以表示：。A.开关的闭合、断开B.电位的高、低C.真与假D.电流的有、无3.当逻辑函数有n个变量时,共有个变量取值组合？A.nB.2nC.n2D.2n4.逻辑函数的表示方法中具有唯一性的是。A.真值表B.表达式C.逻辑图D.卡诺图5.F=A+BD+CDE+D=。A.B.C.D.6.逻辑函数F==。A.BB.AC.D.7．求一个逻辑函数F的对偶式,可将F中的。A."·"换成"+","+"换成"·"B.原变量换成反变量,反变量换成原变量C.变量不变D.常数中"0”换成"1”,"1E.常数不变8．A+BC=。A.A+BB.A+CC.〔A+B〔A+CD.B+C9．在何种输入情况下,"与非"运算的结果是逻辑0。A．全部输入是0B.任一输入是0C.仅一输入是0D.10．在何种输入情况下,"或非"运算的结果是逻辑0。A．全部输入是0B.全部输入是1C.任一输入为0,其他输入为1D.二、判断题〔正确打√,错误的打×1．逻辑变量的取值,１比０大。〔。2．异或函数与同或函数在逻辑上互为反函数。〔。3．若两个函数具有相同的真值表,则两个逻辑函数必然相等。〔。4．因为逻辑表达式A+B+AB=A+B成立,所以AB=0成立。〔5．若两个函数具有不同的真值表,则两个逻辑函数必然不相等。〔6．若两个函数具有不同的逻辑函数式,则两个逻辑函数必然不相等。〔7．逻辑函数两次求反则还原,逻辑函数的对偶式再作对偶变换也还原为它本身。〔8．逻辑函数Y=A+B+C+B已是最简与或表达式。〔9．因为逻辑表达式A+B+AB=A+B+AB成立,所以A+B=A+B成立。〔10．对逻辑函数Y=A+B+C+B利用代入规则,令A=BC代入,得Y=BC+B+C+B=C+B成立。〔三、填空题1.逻辑代数又称为代数。最基本的逻辑关系有、、三种。常用的几种导出的逻辑运算为、、、、。2.逻辑函数的常用表示方法有、、。3.逻辑代数中与普通代数相似的定律有、、。摩根定律又称为。4.逻辑代数的三个重要规则是、、。5．逻辑函数F=+B+D的反函数=。6．逻辑函数F=A〔B+C·1的对偶函数是。7．添加项公式AB+C+BC=AB+C的对偶式为。8．逻辑函数F=+A+B+C+D=。9．逻辑函数F==。10．已知函数的对偶式为+,则它的原函数为。四、思考题1.逻辑代数与普通代数有何异同？2.逻辑函数的三种表示方法如何相互转换？3.为什么说逻辑等式都可以用真值表证明？4.对偶规则有什么用处？第二章答案一、选择题DABCDDADACAACDCDBCD二、判断题1.×2.√3.√4.×5.√6.×7.√8.×9．×10．×三、填空题1．布尔与或非与非或非与或非同或异或2．逻辑表达式真值表逻辑图3．交换律分配律结合律反演定律4．代入规则对偶规则反演规则5．A〔C+6．A+BC+07．〔A+B〔+C〔B+C=〔A+B〔+C8．19．010．四、思考题1．都有输入、输出变量,都有运算符号,且有形式上相似的某些定理,但逻辑代数的取值只能有0和1两种,而普通代数不限,且运算符号所代表的意义不同。2．通常从真值表容易写出标准最小项表达式,从逻辑图易于逐级推导得逻辑表达式,从与或表达式或最小项表达式易于列出真值表。3．因为真值表具有唯一性。4．可使公式的推导和记忆减少一半,有时可利于将或与表达式化简。第三章〔选择、判断共20题一、选择题1.三态门输出高阻状态时,是正确的说法。A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动2.以下电路中可以实现"线与"功能的有。A.与非门B.三态输出门C.集电极开路门D.漏极开路门3．以下电路中常用于总线应用的有。A.TSL门B.OC门C.漏极开路门D.CMOS与非门4．逻辑表达式Y=AB可以用实现。A.正或门B.正非门C.正与门D.负或门5．TTL电路在正逻辑系统中,以下各种输入中相当于输入逻辑"1”A.悬空B.通过电阻2.7kΩ接电源C.通过电阻2.7kΩ接地D.通过电阻510Ω接地6．对于TTL与非门闲置输入端的处理,可以。A.接电源B.通过电阻3kΩ接电源C.接地D.与有用输入端并联7．要使TTL与非门工作在转折区,可使输入端对地外接电阻RI。A.＞RONB.＜ROFFC.ROFF＜RI＜ROND.＞ROFF8．三极管作为开关使用时,要提高开关速度,可。A.降低饱和深度B.增加饱和深度C.采用有源泄放回路D.采用抗饱和三极管9．CMOS数字集成电路与TTL数字集成电路相比突出的优点是。A.微功耗B.高速度C.高抗干扰能力D.电源范围宽10．与CT4000系列相对应的国际通用标准型号为。A.CT74S肖特基系列B.CT74LS低功耗肖特基系列C.CT74L低功耗系列D.CT74H高速系列二、判断题〔正确打√,错误的打×1．TTL与非门的多余输入端可以接固定高电平。〔2．当TTL与非门的输入端悬空时相当于输入为逻辑1。〔3．普通的逻辑门电路的输出端不可以并联在一起,否则可能会损坏器件。〔4．两输入端四与非门器件74LS00与7400的逻辑功能完全相同。〔5．CMOS或非门与TTL或非门的逻辑功能完全相同。〔6．三态门的三种状态分别为：高电平、低电平、不高不低的电压。〔7．TTL集电极开路门输出为１时由外接电源和电阻提供输出电流。〔8．一般TTL门电路的输出端可以直接相连,实现线与。〔9．CMOSOD门〔漏极开路门的输出端可以直接相连,实现线与。〔10．TTLOC门〔集电极开路门的输出端可以直接相连,实现线与。〔三、填空题1.集电极开路门的英文缩写为门,工作时必须外加和。2．OC门称为门,多个OC门输出端并联到一起可实现功能。3．TTL与非门电压传输特性曲线分为区、区、区、区。4．国产TTL电路相当于国际SN54/第三章答案一、选择题ABDCDACDABCABDCACDACDB二、判断题１.√２.√３.√４.√５.√６.×7.√8.×9.√10.√三、填空题１．OC电源负载２．集电极开路门线与３．饱和区转折区线性区截止区４．CT4000低功耗肖特基第四章〔选择、判断共25题一、选择题1.N个触发器可以构成能寄存位二进制数码的寄存器。A.N-1B.NC.N+1D.2N2．在下列触发器中,有约束条件的是。A.主从JKF/FB.主从DF/FC.同步RSF/FD.边沿DF/F3．一个触发器可记录一位二进制代码,它有个稳态。A.0B.1C.2D.4．存储8位二进制信息要个触发器。A.2B.3C.45．对于T触发器,若原态Qn=0,欲使新态Qn+1=1,应使输入T=。A.0B.1C.Q6．对于T触发器,若原态Qn=1,欲使新态Qn+1=1,应使输入T=。A.0B.1C.Q7．对于D触发器,欲使Qn+1=Qn,应使输入D=。A.0B.1C.Q8．对于JK触发器,若J=K,则可完成触发器的逻辑功能。A.RSB.DC.TD.Tˊ9．欲使JK触发器按Qn+1=Qn工作,可使JK触发器的输入端。A.J=K=0B.J=Q,K=C.J=,K=QD.J=Q,K=0E.J=0,K=10．欲使JK触发器按Qn+1=n工作,可使JK触发器的输入端。A.J=K=1B.J=Q,K=C.J=,K=QD.J=Q,K=1E.J=1,K=Q11．欲使JK触发器按Qn+1=0工作,可使JK触发器的输入端。A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=112．欲使JK触发器按Qn+1=1工作,可使JK触发器的输入端。A.J=K=1B.J=1,K=0C.J=K=D.J=K=0E.J=,K=013．欲使D触发器按Qn+1=n工作,应使输入D=。A.0B.1C.Q14．下列触发器中,克服了空翻现象的有。A.边沿D触发器B.主从RS触发器C.同步RS触发器D.主从JK触发器15．下列触发器中,没有约束条件的是。A.基本RS触发器B.主从RS触发器C.同步RS触发器D.边沿D触发器16．描述触发器的逻辑功能的方法有。A.状态转换真值表B.特性方程C.状态转换图D.状态转换卡诺图17．为实现将JK触发器转换为D触发器,应使。A.J=D,K=B.K=D,J=C.J=K=DD.J=K=18.边沿式D触发器是一种稳态电路。A.无B.单C.双D.多二、判断题〔正确打√,错误的打×1.D触发器的特性方程为Qn+1=D,与Qn无关,所以它没有记忆功能。〔2.RS触发器的约束条件RS=0表示不允许出现R=S=1的输入。〔3.同步触发器存在空翻现象,而边沿触发器和主从触发器克服了空翻。〔主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。〔若要实现一个可暂停的一位二进制计数器,控制信号A=0计数,A=1保持,可选用T触发器,且令T=A。〔由两个TTL或非门构成的基本RS触发器,当R=S=0时,触发器的状态为不定。对边沿JK触发器,在CP为高电平期间,当J=K=1时,状态会翻转一次。〔三、填空题1．触发器有个稳态,存储8位二进制信息要个触发器。2．一个基本RS触发器在正常工作时,它的约束条件是+=1,则它不允许输入=且=的信号。3．触发器有两个互补的输出端Q、,定义触发器的1状态为,0状态为,可见触发器的状态指的是端的状态。4．一个基本RS触发器在正常工作时,不允许输入R=S=1的信号,因此它的约束条件是。5．在一个CP脉冲作用下,引起触发器两次或多次翻转的现象称为触发器的,触发方式为式或式的触发器不会出现这种现象。第四章答案选择题BCCDBDADCCABDEACDEBCDBCEDABDDABCDAC判断题1.×2.√3.√4.√5.×6.×7.×填空题1．282．003．Q=1、=0Q=0、=1Q4．RS=05．空翻主从式边沿式第五章〔选择、判断共15题一、选择题1．脉冲整形电路有。A.多谐振荡器B.单稳态触发器C.施密特触发器D.555定时器2．多谐振荡器可产生。A.正弦波B.矩形脉冲C.三角波D.锯齿波3．石英晶体多谐振荡器的突出优点是。A.速度高B.电路简单C.振荡频率稳定D.输出波形边沿陡峭4．TTL单定时器型号的最后几位数字为。A.555B.556C.7555D.5．555定时器可以组成。A.多谐振荡器B.单稳态触发器C.施密特触发器D.JK触发器6．用555定时器组成施密特触发器,当输入控制端CO外接10V电压时,回差电压为。A.3.33VB.5VC.6.66VD7．以下各电路中,可以产生脉冲定时。A.多谐振荡器B.单稳态触发器C.施密特触发器D.石英晶体多谐振荡器二、判断题〔正确打√,错误的打×1.施密特触发器可用于将三角波变换成正弦波。〔2.施密特触发器有两个稳态。〔3.多谐振荡器的输出信号的周期与阻容元件的参数成正比。〔4.石英晶体多谐振荡器的振荡频率与电路中的R、C成正比。〔5.单稳态触发器的暂稳态时间与输入触发脉冲宽度成正比。〔6.单稳态触发器的暂稳态维持时间tW表示,与电路中RC成正比。〔7.采用不可重触发单稳态触发器时,若在触发器进入暂稳态期间再次受到触发,输出脉宽可在此前暂稳态时间的基础上再展宽tW。〔8.施密特触发器的正向阈值电压一定大于负向阈值电压。〔填空题1．555定时器的最后数码为555的是产品,为7555的是产品。2．施密特触发器具有现象,又称特性；单稳触发器最重要的参数为。3．常见的脉冲产生电路有,常见的脉冲整形电路有、。4．为了实现高的频率稳定度,常采用振荡器；单稳态触发器受到外触发时进入态。第五章答案一、选择题1．BC2．B3．C4．A5．ABC6．B7．B二、判断题1．×2.√3.√4.×5.×6.√7.×8.√三、填空题TTLCMOS回差电压滞后脉宽多谐振荡器单稳态触发器施密特触发器石英晶体暂稳态第六章〔选择、判断共25题一、选择题1．下列表达式中不存在竞争冒险的有。A.Y=+ABB.Y=AB+CC.Y=AB+ABD.Y=<A+>A2．若在编码器中有50个编码对象,则要求输出二进制代码位数为位。A.5B.6C.10D.3.一个16选一的数据选择器,其地址输入〔选择控制输入端有个。A.1B.2C.4D.4.下列各函数等式中无冒险现象的函数式有。A.B.C.D.E.5．函数,当变量的取值为时,将出现冒险现象。A.B=C=1B.B=C=0C.A=1,C=0D.6．四选一数据选择器的数据输出Y与数据输入Xi和地址码Ai之间的逻辑表达式为Y=。A.B.C.D.7.一个8选一数据选择器的数据输入端有个。A.1B.2C.3D.48．在下列逻辑电路中,不是组合逻辑电路的有。A.译码器B.编码器C.全加器D.寄存器9．八路数据分配器,其地址输入端有个。A.1B.2C.3D.410．组合逻辑电路消除竞争冒险的方法有。修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰11．101键盘的编码器输出位二进制代码。A.2B.6C.712．用三线-八线译码器74LS138实现原码输出的8路数据分配器,应。A.=1,=D,=0B.=1,=D,=DC.=1,=0,=DD.=D,=0,=013．以下电路中,加以适当辅助门电路,适于实现单输出组合逻辑电路。A.二进制译码器B.数据选择器C.数值比较器D.七段显示译码器14．用四选一数据选择器实现函数Y=,应使。A.D0=D2=0,D1=D3=1B.D0=D2=1,D1=D3=0C.D0=D1=0,D2=D3=1D.D0=D1=1,D2=D3=015．用三线-八线译码器74LS138和辅助门电路实现逻辑函数Y=,应。A.用与非门,Y=B.用与门,Y=C.用或门,Y=D.用或门,Y=二、判断题〔正确打√,错误的打×1.优先编码器的编码信号是相互排斥的,不允许多个编码信号同时有效。〔2.编码与译码是互逆的过程。〔3.二进制译码器相当于是一个最小项发生器,便于实现组合逻辑电路。〔4.液晶显示器的优点是功耗极小、工作电压低。〔5.液晶显示器可以在完全黑暗的工作环境中使用。〔6.半导体数码显示器的工作电流大,约10mA左右,因此,需要考虑电流驱动能力问题。〔7.共阴接法发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来驱动。〔8.数据选择器和数据分配器的功能正好相反,互为逆过程。〔9.用数据选择器可实现时序逻辑电路。〔10.组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。〔填空题1．半导体数码显示器的内部接法有两种形式：共接法和共接法。2．对于共阳接法的发光二极管数码显示器,应采用电平驱动的七段显示译码器。3．消除竟争冒险的方法有、、第六章答案一、选择题1．CD2．B3．C4．D5．ACD6．A7．E8．D9．C10．AB11．C12．ABC13．AB14．A15．AB二、判断题1．×2.√3.√4.√5.×6.√7.√8.√9．×10．×三、填空题阴阳低电平修改逻辑设计接入滤第七章〔选择、判断共30题一、选择题1．同步计数器和异步计数器比较,同步计数器的显著优点是。A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。A.4B.5C.9D.3．下列逻辑电路中为时序逻辑电路的是。A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度〔进制数为的计数器。A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器,其计数长度为。A.5B.10C.25D.7．同步时序电路和异步时序电路比较,其差异在于后者。A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421BCD码计数器至少需要个触发器。A.3B.4C.5D.9.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步二进制计数器,最少应使用级触发器。A.2B.3C.4D.10．8位移位寄存器,串行输入时经个脉冲后,8位数码全部移入寄存器中。A.1B.2C.4D.11．用二进制异步计数器从0做加法,计到十进制数178,则最少需要个触发器。A.2B.6C.7D.8E12．某电视机水平-垂直扫描发生器需要一个分频器将31500HZ的脉冲转换为60HZ的脉冲,欲构成此分频器至少需要个触发器。A.10B.60C.525D.13．某移位寄存器的时钟脉冲频率为100KHZ,欲将存放在该寄存器中的数左移8位,完成该操作需要时间。A.10μSB.80μSC.100μSD.800ms14.若用JK触发器来实现特性方程为,则JK端的方程为。A.J=AB,K=B.J=AB,K=C.J=,K=ABD.J=,K=AB15．要产生10个顺序脉冲,若用四位双向移位寄存器CT74LS194来实现,需要片。A.3B.4C.5D.16．若要设计一个脉冲序列为1101001110的序列脉冲发生器,应选用个触发器。A.2B.3C.4D.二、判断题〔正确打√,错误的打×1．同步时序电路由组合电路和存储器两部分组成。〔2．组合电路不含有记忆功能的器件。〔3．时序电路不含有记忆功能的器件。〔4．同步时序电路具有统一的时钟CP控制。〔5．异步时序电路的各级触发器类型不同。〔6．环形计数器在每个时钟脉冲CP作用时,仅有一位触发器发生状态更新。〔7．环形计数器如果不作自启动修改,则总有孤立状态存在。〔8．计数器的模是指构成计数器的触发器的个数。〔9．计数器的模是指对输入的计数脉冲的个数。〔10．D触发器的特征方程Qn+1=D,而与Qn无关,所以,D触发器不是时序电路。〔11．在同步时序电路的设计中,若最简状态表中的状态数为2N,而又是用N级触发器来实现其电路,则不需检查电路的自启动性。〔12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。〔13．同步二进制计数器的电路比异步二进制计数器复杂,所以实际应用中较少使用同步二进制计数器。〔14．利用反馈归零法获得N进制计数器时,若为异步置零方式,则状态SN只是短暂的过渡状态,不能稳定而是立刻变为0状态。〔三、填空题1．寄存器按照功能不同可分为两类：寄存器和寄存器。2．数字电路按照是否有记忆功能通常可分为两类：、。3．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。4．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。第七章答案一、选择题ADCDBABBBDDABABAC二、判断题1.√2.√3.√4.√5.×6.×7.√8.×9.×10.×11.√12.×13.×14.√三、填空题1.移位数码2.组合逻辑电路时序逻辑电路3.44.同步异步第八章〔选择、判断共20题一、选择题1．一个无符号8位数字量输入的DAC,其分辨率为位。A.1B.3C.4D.2．一个无符号10位数字输入的DAC,其输出电平的级数为。A.4B.10C.1024D.23．一个无符号4位权电阻DAC,最低位处的电阻为40KΩ,则最高位处电阻为。A.4KΩB.5KΩC.10KΩD.20KΩ4．4位倒T型电阻网络DAC的电阻网络的电阻取值有种。A.1B.2C.4D.5．为使采样输出信号不失真地代表输入模拟信号,采样频率和输入模拟信号的最高频率的关系是。A.≥B.≤C.≥2D.≤26．将一个时间上连续变化的模拟量转换为时间上断续〔离散的模拟量的过程称为。A.采样B.量化C.保持D.编码7．用二进制码表示指定离散电平的过程称为。A.采样B.量化C.保持D.编码8．将幅值上、时间上离散的阶梯电平统一归并到最邻近的指定电平的过程称为。A.采样B.量化C.保持D.编码9．若某ADC取量化单位△=,并规定对于输入电压,在0≤＜时,认为输入的模拟电压为0V,输出的二进制数为000,则≤＜时,输出的二进制数为。A.001B.101C.110D.10．以下四种转换器,是A/D转换器且转换速度最高。A.并联比较型B.逐次逼近型C.双积分型D.施密特触发器判断题〔正确打√,错误的打×权电阻网络D/A转换器的电路简单且便于集成工艺制造,因此被广泛使用。〔D/A转换器的最大输出电压的绝对值可达到基准电压VREF。〔D/A转换器的位数越多,能够分辨的最小输出电压变化量就越小。〔D/A转换器的位数越多,转换精度越高。〔A/D转换器的二进制数的位数越多,量化单位△越小。〔A/D转换过程中,必然会出现量化误差。〔A/D转换器的二进制数的位数越多,量化级分得越多,量化误差就可以减小到0。〔一个N位逐次逼近型A/D转换器完成一次转换要进行N次比较,需要N+2个时钟脉冲。〔双积分型A/D转换器的转换精度高、抗干扰能力强,因此常用于数字式仪表中。〔采样定理的规定,是为了能不失真地恢复原模拟信号,而又不使电路过于复杂。〔填空题1．将模拟信号转换为数字信号,需要经过、第八章答案选择题1.D2.CD3.B4.B5.C6.A7.D8.B9.B10.A二、判断题1.×2.×3.√4.√5.√6.√7.×8.√9.√10.√三、填空题1.采样保持量化编码第九章〔选择、判断共25题选择题1．一个容量为1K×8的存储器有个存储单元。A.8B.8KC.8000D.81922．要构成容量为4K×8的RAM,需要片容量为256×4的RAM。A.2B.4C.8D.3．寻址容量为16K×8的RAM需要根地址线。A.4B.8C.14D.16E.4．若RAM的地址码有8位,行、列地址译码器的输入端都为4个,则它们的输出线〔即字线加位线共有条。A.8B.16C.32D.5．某存储器具有8根地址线和8根双向数据线,则该存储器的容量为。A.8×3B.8K×8C.256×8D.256×6.采用对称双地址结构寻址的1024×1的存储矩阵有。A.10行10列B.5行5列C.32行32列D.1024行1024列7．随机存取存储器具有功能。A.读/写B.无读/写C.只读D.只写8．欲将容量为128×1的RAM扩展为1024×8,则需要控制各片选端的辅助译码器的输出端数为。A.1B.2C.3D.9．欲将容量为256×1的RAM扩展为1024×8,则需要控制各片选端的辅助译码器的输入端数为。A.4B.2C.3D.10．只读存储器ROM在运行时具有功能。A.读/无写B.无读/写C.读/写D.无读/无写11．只读存储器ROM中的内容,当电源断掉后又接通,存储器中的内容。A.全部改变B.全部为0C.不可预料D.保持不变12．随机存取存储器RAM中的内容,当电源断掉后又接通,存储器中的内容。A.全部改变B.全部为1C.不确定D.保持不变13．一个容量为512×1的静态RAM具有。A.地址线9根,数据线1根B.地址线1根,数据线9根C.地址线512根,数据线9根D.地址线9根,数据线512根14．用若干RAM实现位扩展时,其方法是将相应地并联在一起。A.地址线B.数据线C.片选信号线D.读/写线15．PROM的与陈列〔地址译码器是。A.全译码可编程阵列B.全译码不可编程阵列C.非全译码可编程阵列D.非全译码不可编程阵列判断题〔正确打√,错误的打×1.实际中,常以字数和位数的乘积表示存储容量。〔2.RAM由若干位存储单元组成,每个存储单元可存放一位二进制信息。〔3.动态随机存取存储器需要不断地刷新,以防止电容上存储的信息丢失。〔4.用2片容量为16K×8的RAM构成容量为32K×8的RAM是位扩展。〔5.所有的半导体存储器在运行时都具有读和写的功能。〔6.ROM和RAM中存入的信息在电源断掉后都不会丢失。〔7.RAM中的信息,当电源断掉后又接通,则原存的信息不会改变。〔8.存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端来实现。〔9.PROM的或阵列〔存储矩阵是可编程阵列。〔10.ROM的每个与项〔地址译码器的输出都一定是最小项。〔三、填空题1．存储器的和是反映系统性能的两个重第九章答案一、选择题1.BD2.D3.C4.C5.C6.C7.A8.D9.B10.A11.D12.C13.A14.CD15.B二、判断题1.√2.√3.√4.×5.×6.×7.×8.√9.√10.√三、填空题1.存储容量存取时间第十章〔共选择、判断共21题一、选择题1．PROM和PAL的结构是。A.PROM的与阵列固定,不可编程B.PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D.PAL的与阵列可编程2．当用专用输出结构的PAL设计时序逻辑电路时,必须还要具备有。A.触发器B.晶体管C.MOS管D.电容3．当用异步I/O输出结构的PAL设计逻辑电路时,它们相当于。组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4．PLD器件的基本结构组成有。与阵列B.或阵列C.输入缓冲电路D.输出电路5．PLD器件的主要优点有。便于仿真测试B.集成密度高C.可硬件加密D.可改写6．GAL的输出电路是。A.OLMCB.固定的C.只可一次编程D.可重复编程7．PLD开发系统需要有。A.计算机B.编程器C.开发软件D.操作系统8．只可进行一次编程的可编程器件有。A.PALB.GALC.PROMD.PLD9．可重复进行编程的可编程器件有。A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件开发系统的组成有。A.计算机B.编程器C.开发软件D.编程电缆11．全场可编程〔与、或阵列皆可编程的可编程逻辑器件有。A.PALB.GALC.PROMD.PLA二、判断题〔正确打√,错误的打×1.PROM不仅可以读,也可以写〔编程,则它的功能与RAM相同。〔2.PAL的每个与项都一定是最小项。〔3.PAL和GAL都是与阵列可编程、或阵列固定。〔4.PAL可重复编程。〔5.PAL的输出电路是固定的,不可编程,所以它的型号很多。〔6.GAL的型号虽然很少,但却能取代大多数PAL芯片。〔7.ABEL语言是一种通用的硬件描述语言〔HDL,用于PLD的开发。〔8.GAL不需专用编程器就可以对它进行反复编程。〔9.在系统可编程逻辑器件ISP-PLD不需编程器就可以高速而反复地编程,则它与RAM随机存取存储器的功能相同。〔10.PLA是全场可编程〔与、或阵列皆可编程的可编程逻辑器件,功能强大,便于使用,因此被普遍使用。〔第十章答案选择题1.AD2.A3.A4.ABCD5.ABCD6.AD7.ABCD8.AC9.BD10.ACD11.D二、判断题1.×2.×3.√4.×5.√6.√7.√8.×9.×10.×2.综合习题库及答案试

题

一一、填空题〔每题3分,共24分1．〔F816=〔_______10=〔____________22．X=-16D,其一字节长的[X]反=__________；[X]补=____________。3．写出右图1逻辑电路的输出表达式F,F=____________。4．动态MOS存储单元是利用____________存储信息的,为不丢失信息,必须________。5．已知m序列信号发生器的反馈函数f〔Q=Q3Q4,则其循环长度〔序列长度S=__________________。6．单稳态触发器暂态时间取决于____________________________________________。7．施密特触发器的主要用途有_____________、____________、___________、___________。8．若要求DAC电路的分辩率达到前分之一,则至少应选用____________位二进制代码输入的转换器。二、简化下列函数,且写出最简"与非"表达式〔14分1．〔用代数法2．三、〔10分分别用TTL"与非"门和OC门,实现函数,画出逻辑电路图。四、用四输入数据选择器实现函数〔8分五、设8421BCD码对应的十进制数为X,当X≤2,或≥7时电路输出F为高电平,否则为低电平。试设计该电路,并用于非门实现之。〔14分六、已知主-从型J-K触发器的CP、J、K、RD、SD端波形,试绘出Q端波形〔6分七、作0001序列检测器的状态转换图及最简状态转换表〔8分八、四位二进制同步计数器T1161的功能表如下〔计数状态按自然二进制码转换,QD为最高位,依次为〔QC、QB、QA。〔QCC=T·QD·QC·QB·QA表1

CT74161功能表输入输出CPRLDP<S1>T<S2>ABCDQAQBQCQDФ0ФФФФФФФ0000↑10ФФABCDABCDФ110ФФФФФ保持Ф11Ф0ФФФФ保持↑1111ФФФФ计数分析下图所示电路功能〔M=？且写出态序表。利用R端构成模M=7的同步计数器,并写出态序表和逻辑电路连接图。试题一答案一、填空题〔每题3分,共24分1．〔F816=〔24810=〔1111100022．X=-16D,其一字节长的[X]反=11101111；[X]补=11110000。3．写出图1逻辑电路的输出表达式F,F=4．动态MOS存储单元是利用MOS栅极电容存储信息的,为不丢失信息,必须定期刷新。5．已知m序列信号发生器的反馈函数f〔Q=Q3Q4,则其循环长度〔序列长度S=15。6．单稳态触发器暂态时间取决于电路本身的参数,与触发信号无关。7．施密特触发器的主要用途有波形变换、波形整形、消除干扰、幅度鉴别。8．若要求DAC电路的分辩率达到千分之一,则至少应选用10〔因为位二进制代码输入的转换器。二、简化下列函数,且写出最简"与非"表达式〔14分〔用代数法

<用反演定律><用消元法><利用包含律>

<用还原律和反演定律>2．解：将上式填入卡诺图如图2。含有无关项的逻辑函数化简时可根据实际情况将无关项做"0"或"1"处理,以使函数可以化到最简。若不考虑约束条件则最简与或式为当考虑约束条件则最简与或式为三、〔10分分别用TTL"与非"门和OC门,实现函数,画出逻辑电路图。解：用TTL"与非门"实现时,必须将表达式变成"与非"--"与非"式,然后再画逻辑图。由此可得：用OC门实现时,由于OC门具有线与的逻辑功能,可直接按表达式画图。如图3所示。四、用四输入数据选择器实现函数〔8分解：用代数法求。根据逻辑表达式,其有四个输入变量A、B、C、D,而四选一数据选择器只需两位地址代码和,若选A和B作为选择器的地址输入,A=、B=,余下的项可选作数据输入用。于是将表达式进行变换,变化成每项都含有A和B原变量和反变量组成的表达式。由此可知：D0=0D1=DD2=D3=1

根据得到的表达式可画出逻辑图五、设8421BCD码对应的十进制数为X,当X≤2,或≥7时电路输出F为高电平,否则为低电平。试设计该电路,并用于非门实现之。〔14分解：1、根据题意,列真值表。由于8421BCD码由十种状态,而四变量组合由16种,6种未用的状态,可按无关项处理,由此可列出实现该功能的电路的真值表表2

真值表DCBAF000010001100101001100100001010011000111110001100111010Φ1011Φ1100Φ1101Φ1110Φ1111Φ六、已知主-从J-K触发器的CP、J、K、RD、SD端波形,试绘出Q端波形〔6分解：RD、SD分别为直接置0和直接置1端,当RD=0SD=1时,触发器处于0态。当RD=1SD=0时,触发器处于1态。当RD=1SD=1时,当CP脉冲有效跳变沿到来时,触发器的状态由触发器的特性方程决定。如J和K不同,触发器的次态与J相同；如J和K同为0,触发器的次态与现态同,处于保持状态；如J和K同为1,触发器的次态与现态相反,处于计数状态。由此可画出波形图如图所示七、作0001序列检测器的状态转换图及最简状态转换表〔8分解：设第一步,形成原始状态转换图〔或称转移图与原始状态转换表。根据题目要求所设计的序列检测器的功能是用来检测0001信号。因此,电路应具有一个输入端X和一个输出端Z,输入X为一串随机信号,当其中出现0001序列时,检测器输出Z为1,在其它输入序列情况下,检测器输出Z为0。由于我们并不知道实现上述逻辑功能的同步时序电路需要多少个状态,因而用文字A、B······描述电路的状态,并假定某个状态为初始状态。再根据输入条件确定次态,依此类推,直到所有现态到次态的转换关系都被确定为止。由于此时序电路仅有一个输入,因而每个现态可能有两个转移方向。若电路的初始状态为A,当输入X为1时,电路没有出现我们要检测的序列,因此电路的状态仍然停留在状态A,因为从1开始的输入序列并不是需识别的序列,电路输出亦为0。当输入X为0时,电路就从状态A进入新的状态B,这意味着出现了需要识别序列的第一位代码,电路输出仍为0。原始状态转换图如图8<a>所示。若电路处于状态B,输入X为0时,它是被识别的输入序列0001的第二位代码,于是电路转换到新的状态C,输出为0；若输入X为1时,不是识别序列的代码,于是电路回到状态A,输出为0。若电路处于状态C,输入X为0时,它是被识别的输入序列0001的第三位代码,于是电路转换到新的状态D,输出为0；若输入X为1时,不是要检测序列码,于是电路将回到状态A,输出为0。若电路处于状态D,输入X为1时,它是被识别的输入序列0001的第四位代码,于是电路转换到状态E,输出为1；若输入X为0时,它是要识别序列码的第三位代码,于是电路将保持在状态D,输出为0。若电路处于状态E,输入X为0时,它是被识别的输入序列0001的第一位代码,于是电路转换到状态B,输出为0；若输入X为1时,它不是要识别的下一个输入序列码的第一位代码,于是电路将转到状态A,输出为0。于是得到该时序电路的原始状态转换图如图8<a>和原始状态转换表如8<b>所示。表中X为现输入,Ｓn为现态,Ｓn+1为次态,Ｚn为现输出。第二步,状态简化。状态之间都有一定的关系,所以有些状态可以合并为一个状态。哪些状态可以合并,哪些状态不可以合并？表中的任意两个或几个状态如果对于任意的输入序列,它们相应的输出都相同,这些状态称之为等价状态。等价状态可以合并为一个状态。如果对于任意的输入序列,它们相应的输出不完全相同,称之为不等价状态,不等价状态不能合并。图8<b>表中状态进行一一比较可知,状态A和状态E是等价状态,可以合并为一个状态,合并后用A代替,得最简化状态表图9<b>表所示。八、四位二进制同步计数器T1161的功能表如下〔计数状态按自然二进制码转换,QD为最高位,依次为QC、QB、QA。〔QCC=T·QD·QC·QB·QA分析下图所示电路功能〔M=？且写出态序表。解：由逻辑电路图可看出该电路是利用同步预置法来实现相应的计数的。首先确定电路的初态,电路初态由电路的预置输入端ABCD的连接状态决定,由图可看出电路的初态为0000态。然后确定电路的终态,电路的终态由与非门的输入端的连接情况确定,由图可看出与非门的输入与QAQD端相连,因而当电路计数到1001时,将产生一置数脉冲,在时钟脉冲到来时,计数电路回到0000态。因此该电路是一个模M=10的计数器。态序表如表3所示。表2态序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

160

1

1

070

1

1

181

0

0

091

0

0

1100

0

0

02.利用R端构成模M=7的同步计数器,并写出态序表和逻辑电路连接图。解:利用R端即反馈法构成同步计数器的关键是确定控制R端的与非门的输入端的连接。由于欲实现的是模M=7的同步计数器,当计数器计数到0111<7>时,使计数器回零,即产生一清零信号送给R端.而状态0111只短暂出现不是一个稳定状态。从而实现模M=7的同步计数.由此可知,只要将与非门的输入段与QCQBQA三端相连即可。电路连接图如图11所示,态序表见表4。0111不是稳定态即不是电路的工作状态,故采用下划线与电路的工作状态加以区别.表4

态序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

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050

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070

1

1

10

0

0

0试题二一、填空题〔每题3分,共24分1．〔4810=〔_________16=〔______________2。2．X=〔-3210,其一字节长的[X]反=_____________；[X]补=_______________。3．将〔12710编成〔

8421BCD,<

>余3码。3．F〔A,B,C,D=1,其最小项表达式F=Σm〔______________。4．CMOS"或非"门,多余的不用输入端处理方法有：______________________。5．函数,其反函数=_______________；对偶式F*=____________。6．TTL与非门的扇出系数是指。7．RAM与ROM的区别是。8．动态存储单元为不丢失信息,必须。二、求F的最简"与非"表达式〔每题7分,共14分1．试简化函数〔用代数法2．〔用卡诺图法三、证明：〔8分如果,且则A=B。四、用PLA逻辑阵列实现全加器〔要有设计全过程〔15分六、已知维持一阻塞型D触发器的CP、RD、SD及D端的波形,试绘出其Q端波形〔8分七、试绘出"1100"序列信号检测器的原始状态转换图及最简状态转换表。〔15分八、已知四位二进制同步计数器T1161的功能表和逻辑表符号。〔计数状态按自然二进制码转换,QD为最高位,依次为QC、QB、QA,QCC=TQDQCQBQA。〔16分利用R端构成M=5的计数器,写出态序表和逻辑电路连接图。分析下图所示电路的功能,M=？且写出态序表。解：八、试设计一个序列长度S=15的m序列脉冲产生器。试题二答案一、填空题〔每题3分,共24分1．〔4810=〔3016=〔1100002。2．X=〔-3210,其一字节长的[X]反=11011111；[X]补=11100000。3．将〔12710编成〔0001001001118421BCD,余3码。3．F〔A,B,C,D=1,其最小项表达式F=Σm〔0,1,,2,……,15。4．CMOS"或非"门,多余的不用输入端处理方法有：接地或与其它输入端相连。5．函数,其反函数=；对偶式F*=。6．TTL与非门的扇出系数是指能驱动同类与非门的个数。7．RAM与ROM的区别是RAM中的信息即可读出又可写入,导电后信息便消失；而ROM中的信息只能读出,不能写入,信息可永久保存。8．动态存储单元为不丢失信息,必须定期刷新。二、求F的最简"与非"表达式〔每题7分,共14分1．试简化函数〔用代数法解：〔配项加AB〔消因律〔消项AB2．〔用卡诺图法解：由于给定的是一般的与或式,可直接按与或式填写卡诺图；约束条件所对应的最小项方格按无关项处理,在相应的方格内填"Φ"或"×",于是,可得到相应的卡诺图。化简时根据化简需要将无关项作"1"或"0"处理。进行化简得到化简后的表达式：最后利用还原律和反演律,将与或表达式变成与非表达式的形式。三、证明：〔5分如果,且则A=B。解：利用真值表进行证明表1真值表AB0000011010011100由表可看出,对应使,且的AB组合只有两种00和11,即A和B的取值相等。由此可证得：A=B四、用PLA逻辑阵列实现全加器〔要有设计全过程〔14分根据全加器功能,其真值表如表4-3所示。表中Ai及Bi分别代表第i位的被加数及加数,Ci是低位来的进位,Si代表相加后得到的和位,Ci+1代表向高位的进位。由此可列出全加器的真值表表2全加器真值表输入输出AiBiCiSiCi+10

0

0

0

1

1

1

10

0

1

1

0

0

1

10

1

0

1

0

1

0

10

1

1

0

1

0

0

10

0

0

1

0

1

1

1根据真值表画出卡诺图〔见教材写出Si、Ci+1的表达式。然后画出PLA阵列图,在PLA的与阵列中需产生7个乘积项,或阵列输出是Si和Ci+1。如图3所示。五、已知维持一阻塞型D触发器的CP、RD、SD及D端的波形,试绘出其Q端波形。〔6分解：RD和SD是直接复位和直接置位端,当RD=0,SD=1时,触发器将被置成0态；当RD=1,SD=0时,触发器将被置成1态；当RD=1,SD=1时,触发器正常工作,在时钟脉冲的有效跳变沿到来时,其次态输出取决与输入D端,

Qn+1=D;由此可画出时序波形图。注：D触发器的有效跳变沿是上升沿,触发器的状态改变只可能发生在时钟的上升沿到来的时候。六、试绘出"1100"序列信号检测器的原始状态转换图及最简状态转换表。七、已知四位二进制同步计数器T1161的功能表和逻辑表符号。〔计数状态按自然二进制码转换,QD为最高位,依次为QC、QB、QA,QCC=TQDQCQBQA。〔16分利用R端构成M=5的计数器,写出态序表和逻辑电路连接图。表3

态序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

10

0

0

02.分析下图所示电路的功能,M=？且写出态序表。表4

态序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

160

1

1

070

1

1

180

0

0

0由表可看出该计数器是一个模M=8的计数器.八、试设计一个序列长度S=15的m序列脉冲产生器。解:要产生S=15的m序列码,首先根据确定n=4,再查表7-21<见自学参考>可得反馈函数：D1=f〔Q=Q3⊕Q4。由此可画出S=15的m序列码发生器,如图10所示。由于电路处于全0状态时F=0,故采用此方法设计的m序列发生器不具有自启动特性。为了使电路具有自启动能力可以在反馈方程中加全0校正项,此时反馈函数为：其逻辑电路如图11所示。试题三一、填空题〔共26分1．〔40F16=〔__________8=〔___________10。2．F〔A,B,C=1,其最小项表达式F=Σm〔______________。3.〔45910=〔8421BCD=<>余3码4．CMOS"与非"门不用的多余输入端的处理方法有：______________________。5．集电极开路OC门的主要用途有_______________________________________。6．施密特触发器与双稳态触发器的区_____________________________________。7．PROM与EPROM的主要区别为___________________________________________。8．组合电路与时序电路的区别________________________________________。二、简化下列函数,且写出其最简的"与非"表达式。〔12分1．〔用代数法2．三、由与非门构成的某表决电路如图1所示,其中A、B、C、D表示四个人,Z为1时表示议案通过,〔1试分析电路,说明议案通过情况共有几种；〔2分析A、B、C、D中谁权力最大。四、用八选一数据选择器T576实现函数F。〔6分五、用一片四位二进制加法器T693〔逻辑符号如下图所示实现余三BCD码至8421BCD码的转换。〔需列出真值表,画出电路连接图〔8分六、作1110序列检测器的状态转换图,并求出最简状态转换表。〔8分八、四位二进制同步计数器T1161的功能表如下〔计数状态按自然二进制码转换,QD为最高位,依次为QC、QB、QA。〔QCC=T·QD·QC·QB·QA〔16分分析下图所示电路功能〔M=？且写出态序表。利用LD端构成模M=7的同步计数器,并写出态序表和逻辑电路连接图。九、试用D触发器及PLA构成一个模4的同步计数器。〔需有设计过程试题三答案一、填空题〔共26分1．〔40F162=〔103910。2．F〔A,B,C=1,其最小项表达式F=Σm〔0,1,2,3,4,5,6,7。3．〔45910=〔8421BCD=<>余3码4．CMOS"与非"门不用的多余输入端的处理方法有：接高电平或与其他输入端相连。5．集电极开路OC门的主要用途有线与、电平转换、驱动感性负载。6．施密特触发器与双稳态触发器的区别为施密特触发器是靠电平触发,适用于慢变化的信号,而双稳态触发器是脉冲触发,不适合于慢变的信号。7．PROM与EPROM的主要区别为PROM只能改写一次,而EPROM是可多次改写。8．组合电路与时序电路的区别为组合电路不具有记忆功能,其输出只与当前的输入有关,而与电路的前一时刻的输出状态无关。二、简化下列函数,且写出其最简的"与非"表达式。〔12分1.<代数法>解:〔加入〔消去〔消去2.解:首先画出函数的卡诺图如图13所示然后化简得函数的最简与或式,再利用还原律和反演律将表达式变成与非表达式。三、由与非门构成的某表决电路如图例1所示,其中A、B、C、D表示四个人,Z为1时表示议案通过,〔1试分析电路,说明议案通过情况共有几种；〔2分析A、B、C、D中谁权力最大。解:<1>由组合电路分析步骤

<a>首先逐级写出电路的输出表达式

Z=

<b>画出函数的卡诺图

由函数的卡诺图可看出函数式已是最简;

<c>列真值表

从上述分析可看出议案通过情况共有7种

0111,1001,1010,1011,1101,1110,1111;

<2>由上面分析可看出只要A=1时议案通过的可能性最大,因而A的权利最大。四、用八选一数据选择器T576实现函数F。〔6分解：由于八选一数据选择器的地址输入〔通道选择信号有：A2A1A因此将ABC三个变量做地址输入信号,而D作为数据输入。因而实现函数F的关键是根据函数式确定数据输入D0～D7求数据输入D0～D7可以采用代数法也可采用卡诺图来求本题采用卡诺图法来求：1．首先分别画出函数和选择器的卡诺图如图5〔a、〔b。图〔b为取A、B、C作地址选择画出的选择器卡诺图,当ABC由000～111变化,其相应的输出数据为D0～D7,因此反映在卡诺图上相应的方格分别填入D0～D7,其余的一个变量D可组成余函数。对照图5〔a和〔b可确定D0～D7,其方法是：图〔b中Di对应于图〔a中的方格内全为1,则此Di=1；反之,若方格内全为0,则Di=0。图〔b中Di对应于图〔a中的方格内有0也有1,则Di应为1格对应的输入变量的积之和〔此积之和式中只能含余下变量D。由此得Di为D0=0D1=1D2=1D3=0D4=1D5=1D6=0D7=1其逻辑图如图6所示。五、用一片四位二进制加法器T693〔逻辑符号如下图所示实现余三BCD码至8421BCD码的转换。〔需列出真值表,画出电路连接图〔8分解：根据题意要求设计一个实现余三BCD码至8421BCD因而,电路的输入变量用X3X2X1X0来表示输入的余三BCD输出变量用Y3Y2Y1Y0代表输出的8421BCD,由此列出真值表,真值表中同时给出码所对应的十进制数。输入〔余三BCD码

X3X2X1X0输出〔8421BCD码

Y3Y2Y1Y0十进制数001100000010000011010100102011000113011101004100001015100101106101001117101110008110010019由表可看出,欲将余三BCD码转至8421BCD只要将输入余三BCD码减3〔0011即可得到所对应的8421BCD。题目要求用加法器来实现,而欲实现的是减3,可转换成余三BCD加-3的补码来实现。因此,用一块四位加法器在一组输入端A3、A2、A1、A0加余三BCD码,而另一组输入B3、B2、B1、B0加上常数〔-3补码=1101,进位输入端C0接0,则在输出端Y3、Y2、Y1和Y0得到的是余3码。图7为转换电路的逻辑图。六、作1110序列检测器的状态转换图,并求出最简状态转换表。〔8分解：1、画出原始状态图。输入端X：输入一串行随机信号输出端Z：当X出现1110序列时,Z=1,否则,Z=0。由此可画出原始状态图如图8所示：2、对原始状态图进行简化得最简状态表由原始状态表可看出状态A和E在相同的输入下,其输出和次态完全相同,因而状态A和状态E是等价态,可合并为同一个状态。而其它状态都不是等价态,因而不能合并。由此得到简化后的最简状态图和最简状态表。七、四位二进制同步计数器T1161的功能表如下〔计数状态按自然二进制码转换,QD为最高位,依次为QC、QB、QA。〔QCC=T·QD·QC·QB·QA〔16分1.分析下图所示电路功能〔M=？且写出态序表。解：由逻辑电路图可看出,该电路是利用反馈清零法实现相应的计数的.态序表如下表4

态序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

160

1

1

00

0

0

0由态序表可以看出,该电路实现的是同步的模M=6的计数器.2.利用LD端构成模M=7的同步计数器,并写出态序表和逻辑电路连接图。解：表4

态序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

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0

050

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160

1

1

070

0

0

0八、试用D触发器及PLA构成一个模4的同步计数器。〔需写出设计过程解：第一步画出原始状态图按题目要求设计一个模4的计数器,由此可只电路只有四个状态,用两位二进制码来表示,由此可直接画出编码以后的状态图。计数器无外加控制输入端,状态转换是在CP脉冲控制下实现的,输出端用Z表示模4计数器的进位输出端。第二步

选触发器,求触发器的控制函数和输出函数。题目要求用D触发器,由于每个状态用两位二进制码来表示,因而需用两个D触发器。用Q1和Q0分别表示两个触发器的状态。欲求触发器的控制函数和输出函数应首先列出状态表,如表所示。Q1n

Q0nQ1n+1

Q0n+1D1D0Z0

00

10

100

11

01

001

01

11

101

10

00

01由状态表可直接写出控制函数和输出函数的表达式：Z=Q1nQ0n

第三步

画出逻辑电路图PLA阵列输入量来自两个触发器的输出,其与阵列产生所需要的四个与项〔乘积项,或阵列的输出有三个D1、D0、Z。由此可画出逻辑电路图如图12所示。综合测试1一、填空题〔20分1.函数的反函数=。2.有两个TTL与非门,测得它们的关门电平分别为VOFFA=1.1V,VOFFB=0.9V；开门电平分别为VONA=1.3V,VONB=1.7V。它们输出的高电平和低电平相同,需要一个抗干扰能力大的门,应选.。3.优先编码器74LS148输入为—,输出为、、。当使能输入,,时,输出应为________________________。4.将D触发器的D端连在端上,假设Q〔t=0,则经过100个脉冲作用后,它的次态Q<t+100>为_________________________。5.已知一个最长线性序列码发生器的反馈函数是F〔Q=Q5Q6,试求：序列码的长度S=；需用触发器的个数N=。6.RAM的优点是__________,___________；缺点是___________,它是______存储器。7.简述EPROM实现不同规模逻辑函数的特点。二、用卡诺图化简逻辑函数,并化简成最简的与非-与非式。〔5分三、判断图示电路能否按各图所要求的逻辑关系正常工作？若不能,说明理由,并指出如何修改,才能实现电路要求的功能。〔10分TTL或CMOS门TTLOC门TTL或CMOS门TTL三态门四、由主从J-K触发器组成的电路如图所示,设其初态为0。试画出电路在CP脉冲作用下,Q及Y端的波形。〔15分五、用四选一数据选择器及门电路实现一位二进制全减运算。〔15分六、已知四位二进制同步计数器CT74161和CT74163的功能表如下：〔QD为最高位,QA为最低位,QCC=TQDQCQBQA〔15分

CT74161功能表输入输出CPRLDP<S1>T<S2>ABCDQAQBQCQDФ0ФФФФФФФ0000↑10ФФABCDABCDФ110ФФФФФ保持Ф11Ф0ФФФФ保持↑1111ФФФФ计数

CT74163功能表输入输出CPRLDP<S1>T<S2>ABCDQAQBQCQD↑0ФФФФФФФ0000↑10ФФABCDABCDФ110ФФФФФ保持Ф11Ф0ФФФФ保持↑1111ФФФФ计数1、采用CT74161,利用R端构成M=9的计数器,写出态序表,画出逻辑电路图。2、采用CT74163,按余3BCD码构成M=7的计数器,写出态序表,画出逻辑电路图。七、芯片CT4161功能和PROM组成下图所示电路,CT4161是同步16进制计数器,QD、QC、QB、QA状态由0000,0001到1111,再重复。要求：〔1分析W、X、Y、Z的函数表达式。〔2在CP作用下,分析W、X、Y、Z端顺序输出的8421BCD码的状态,并说明电路的功能。〔20分综合测试1答案一、填空题〔20分1.函数的反函数。2.有两个TTL与非门,测得它们的关门电平分别为VOFFA=1.1V,VOFFB=0.9V；开门电平分别为VONA=1.3V,VONB=1.7V。它们输出的高电平和低电平相同,需要一个抗干扰能力大的门,应选A门.。3.优先编码器74LS148输入为—,输出为、、。当使能输入,,时,输出应为001。4.将D触发器的D端连在端上,假设Q〔t=0,则经过100个脉冲作用后,它的次态Q<t+100>为0

。5.已知一个最长线性序列码发生器的反馈函数是F〔Q=Q5Q6,试求：序列码的长度S=63；需用触发器的个数N=6。6.RAM的优点是读写方便,使用灵活；缺点是断电后原存于RAM的信息丢失,它是易失性存储器。7.简述EPROM实现不同规模逻辑函数的特点。答：EPROM是与阵列固定,输入信号的每个组合都固定连接〔不管这个组合是否会被使用,所以与门阵列为全译码阵列,它经常被用来作为数据存储器。还可方便地用EPROM来实现简单的逻辑函数,若实现复杂的逻辑函数,则会随着输入信号的增加,使得芯片面积增大,利用率和工作速度降低等情况发生,例如,输入信号有10个,所需要的函数乘积项仅有40个的时候,由于固定的与阵列所产生的10个信号的乘积项有210=1024个,所以将所有的乘积项〔1024减去所需的乘积项〔40就有984个乘积项被空闲。实际上,大多数组合逻辑函数的最小项不超过40个,则使得PROM芯片的面积利用率不高,功耗增加。二、用卡诺图化简逻辑函数,并化简成最简的与非-与