频率计实验报告

1/8实验课题函数波形发生器和频率计设计设计目的1.掌握低频数字频率计的设计原理与设计方法2.学会安装与调试数字电路的方法与步骤3.熟练掌握计数、锁存、译码、显示电路的应用设计任务与要求1．测量信号范围:方波、正弦波；幅度0.5-5V；频率：1-9999Hz；2．误差在1%；3．应用最大读数；9999Hz，用四个数码管显示，误差控制中、小规模集成电路设计数字频率计；4.拓展设计出能够产生连续可调的正弦波或三角波或矩形波或锯齿波产生电路。实现方案和电路设计工作原理：首先有准确的频率源，用它产生的频率信号经过分频电路后得到标准时间等于一秒的闸门信号，并在闸门信号的后沿由锁存清零控制器产生锁存信号使锁存器锁存数据、产生清零脉冲使计数器清零，以便下一次重新开始计数。被测频率信号在闸门开启的一秒钟内可以通过闸门电路进入BCD码计数器进行计数，当闸门信号的后沿到来时计数器停止计数，同时在锁存信号的控制下将计数结果锁存在锁存器中，被锁存的数据经译码驱动电路译码后驱动数码显示电路。电路设计时钟产生电路晶体振荡器和分频器：用内含非门电路的集成芯片4060外加石英晶体的方法构成晶体振荡器，4060是16脚双列直插式CMOS集成电路，内含6级反向器、一级施密特反向器和14级串行2分频电路，其中Q4~Q10和Q12~Q14共10个引脚有输出端。最大分频比是1/16384。11脚是时钟输入端（Clock-in），12脚是复位端（Reset）。选用32.768MHz晶体，经4060芯片的14级二分频之后，在第三脚只能得到2Hz频率信号，要想得到宽度为1秒的闸门信号，还需要两极二分频器，所以在4060的Q14输出端（第三脚）又串入一只双4位二进制计数器4518。4518的R端为高电平时各个输出端均复位为0，R端为底电平时，有两种可以让计数器计数的方法：一是EN端保持高电平时CLK输入端每输入一个脉冲的上升沿，计数器均可加1。二是当CLK保持底电平时EN端每输入一个脉冲的下降沿，计数器可加1。所以从4518的Q1输出端的信号就是再经过四分频的正负半周均为1秒的方波信号。其中脉宽为1秒的正信号就是闸门信号（Gate）。锁存清零控制器锁存信号是用来锁存1秒闸门时间内计数结果的，所以应在闸门脉冲结束后产生锁存信号。清零信号是用来对计数器清零的，必须在锁存信号之后到来。这一电路可用十进制循环计数器4017来完成。4017是16脚双列直插式CMOS集成电路，有两个控制端，即复位端RST（15脚）和使能端（13脚）；一个时钟输入端CLK（14脚）；一个进位输出端CO（12脚）和十个循环输出端Q0~Q9。当RST为高时，除Q0输出“1”外，所有输出端均为“0”，当RST和均为低时，它对CLK端输入的时钟脉冲上升沿进行循环计数，Q0~Q9依次循环输出高电平。根据这一特点可以设计出锁存清零控制器电路。来自4520的Q1端的闸门信号是正逻辑信号，闸门开启期间为高电平，这时4017的Q1端为“0”，计数器可以正常计数。闸门信号结束后计数停止，4017开始工作，来自4060的Q13端的脉冲重复频率比闸门信号低8倍，第二个脉冲上升沿使4017的Q1变高，将计数器中的数据锁存在锁存器中。第三个脉冲上升沿使4017的Q2变回低电平，Q1变成高电平，锁存器中的数据不变，但计数器被清零。第三个脉冲上升沿使Q0和Q1均变低，锁存器中的数据仍然不变，计数器保持“0”状态，但由于这时的闸门信号仍然是低电平，所以计数器并不计数。到第八个脉冲结束时，4017只循环到Q7为高电平，还没有轮到Q0第二次变高，第二个闸门脉冲就开始了，计数器重新开始计数。在计数器计数期间，由于锁存信号始终为低电平，锁存器中的数据仍然是前一次锁存的结果，一直保持到计数结束，锁存脉冲到来，锁存器中的数据才被更新。来自4518来自4518-Q1限幅整形电路频率计的输入信号是各种各样的，既可能有正弦波、矩形波和三角波，也可能有各种周期的、非周期的脉冲波和奇异波。无论什么波形，要计数准确，起码的条件是信号的信噪比必须足够大。输入级阻抗要足够高，而且当信号幅度很高时输入级电路不能被烧毁。因此在信号输入端应有一级高阻输入低噪声前置放大器和限幅器，并且应有一级整形电路，把各种输入信号变成比较规范的矩形波。BCD码计数器4518是BCD码十进制计数器，当BCD码“1001”向“0000”跳变，Q3由高变低的时候，故高位计数器要用低位计数器Q3的下降沿作为进位脉冲。为了满足这一要求，个位、十位和百位的进位信号都从本级的Q3接到高位的EN端，并将各计数器的CLK端接地，用清零脉冲控制复位端（R）。该电路个位计数器输入信号和控制信号的接法也应满足这样的逻辑，这是因为输入信号在整形电路中经过了反相，为保证计数的准确性，应该用输入信号的下降沿触发计数，故应从EN端接入输入信号，同时将闸门信号用74LS14反相后接入最低位十进制计数器的CLK端。锁存器、译码器和显示管锁存器采用74LS373、译码器采用74LS247。元件清单CD4060BD，CD4518BD，CD4017BT，74LS14D,74LS373,74LS47N,电阻2MΩ，石英晶振,电容0.1μF,七段显示管电路图实体元件电路原理图：Multisim仿真电路图：仿真结果：输入频率为443KHz，频率计显示444KHz，误差为1/443，小于1%，符合实验设计要求。制作波形发生器外接元件R1,R2,R3,R4与C2构成多谐振荡器，引脚2与引脚6直接相连。电路没有稳态，仅存在两个暂稳态，利用电源通过电阻对电容C2充电，以及C2通过电阻放电，使电路产生震荡。通过改变R1和R2组合调节频率和占空比。课设体会通过本次课程设计，我的数字电子技术基础的理论知识有了进一步巩固，对所学的各芯片的功能和使用方法有了更加清晰的认识。亲自动手实验也使我更加熟练地运用各种器材设备来解决一些实际问题。在此过程中，我也进一步熟悉了所用的Multisim仿真软件和实验箱的功能和使用方法。为以后进一步学习相关知识打下了很好的基础。

实验报告实验项目函数波形发生器和频率计设计实验环境PC机、Multisim、数字试验箱学院信息与通信工程学院班级