FPGA设计中的HLS 工具应用

FPGA设计中的HLS工具应用1概述在集成电路行业飞速发展的今天，缩短产品开发的周期而又不牺牲验证过程，这不可避免地成为了商业市场的一个关键因素。XilinxVivadoHighLevelSynthesis（即VivadoHLS，高层综合）。这个工具直接使用C、C++或SystemC开发的高层描述来综合数字硬件，这样就不再需要人工做出用于硬件的设计，像是VHDL或Verilog这样的文件，而是由HLS工具来做这个事情。图1FPGA设计中的抽象层次从图1可知，抽象的层次越高可见的细节就越少，对于设计者来说设计起来越容易。2labs1vivadohls生成RTL级文件

本次实验以fir（FiniteImpulseResponse）滤波器，有限长单位冲激响应滤波器为例。

Fir.c源代码：fir_test.c源码：

******************************************************************************/

#include

#include

#include"fir.h"

intmain(){

constint

SAMPLES=600;

FILE

*fp;

data_tsignal,output;

coef_ttaps[N]={0,-10,-9,23,56,63,56,23,-9,-10,0,};

inti,ramp_up;

signal=0;

ramp_up=1;

fp=fopen("out.dat","w");

for(i=0;i<=SAMPLES;i++){

if(ramp_up==1)

signal=signal+1;

else

signal=signal-1;

//Executethefunctionwithlatestinput

fir(&output,taps,signal);

if((ramp_up==1)&&(signal>=75))

ramp_up=0;

elseif((ramp_up==0)&&(signal<=-75))

ramp_up=1;

//Savetheresults.

fprintf(fp,"%i%d%d\n",i,signal,output);

}

fclose(fp);

printf("Comparingagainstoutputdata\n");

if(system("diff-wout.datout.gold.dat")){

fprintf(stdout,"*******************************************\n");

fprintf(stdout,"FAIL:OutputDOESNOTmatchthegoldenoutput\n");

fprintf(stdout,"*******************************************\n");

return1;

}else{

fprintf(stdout,"*******************************************\n");

fprintf(stdout,"PASS:Theoutputmatchesthegoldenoutput!\n");

fprintf(stdout,"*******************************************\n");

return0;

}

}本次实验将通过vivadohls将fir.c生成verilog代码，实现c到verilog的转换，展示了如何创建一个高层次的合成项目，验证C代码，合成对RTL进行设计，并对RTL进行验证。第一步：创建工程打开Vivadohls点击创建新工程工程名字：fir_prj下一步

点击浏览，添加fir.c文件下一步添加fir_test.c文件以及out.gold.dat文件下一步Part选择自己开发板对应的器件。点击ok点击finish工程创建完成。Source包括我们的设计源文件，TestBench是我们的仿真文件。第二步：验证C源代码点击project>runcsimulation点击okC代码仿真完成0errors第三步：高级综合点击solution>runcsynthesis>activesolution综合完成。第四步：RTL验证

点击solution>runc/rtlcosimulation

ok

第五步：IP创建Ve