计算机组成原理实验指导书

计算机组成原理实验

指导书指导教师：佘欣媛目录第一章实验系统介绍1.1实验系统组成实验系统由一台计算机+实验箱组成，如图1-1所示图1-1实验系统示意图1、 实验箱：ZYCH-4SOPC实验开发平台；2、 USBBlaster下载线：计算机通过USB接口连接实验箱，对实验箱上FPGA/CPLD以及配置芯片进行编程、调试等操作；1.2实验箱介绍CH-4实验系统主板器件位置如图1-2所示11wwp,wUL>I_Il->u?nuu□F|<皿町Q |«>| <■<>g .1匚f … …BBBB__□□□□■中 ■& 昨□口□口□□11wwp,wUL>I_Il->u?nuu□F|<皿町Q |«>| <■<>g .1匚f … …BBBB__□□□□■中 ■& 昨□口□口□□FPGA：配置芯片：SDRAM：LCD及触摸屏：EP3C16Q240C8N(15408Les)EPCS16SI8N (2MB)HY57V561620 (32MB)5.6吋TFTLCD屏、触摸屏，屏幕分辨率：640x480。型号：群创AT056TN53。LCD控制电路：使用CPLDEPM1270T144C5、SRAM61LV25616*2；可控制至少16位色LCD,可兼容MCS51系列单片机接口。触摸屏控制电路：LED发光二极管：AD78438位C5mm红、黄、绿、兰各2位数码管（动态扫描）：LG5641AHx28位7段数码管0.5吋共阴红按键：二值开关：键盘：8位OMRON按键8位4x4OMRON按键上电及手动复位电路：蜂鸣器：3V无源蜂鸣器1个温湿度传感器： SHT10实时时钟电路： PCA8563（带锂电池）铁电存储器： FM25V05（64KB）SD卡接口： 带2GBSD卡PS2接口： 带电压钳位保护2路可控时钟源(1Hz,10Hz,100Hz,lKHz,10KHz,100Khz,1MHz,10MHz)：分别用BCD拨码开关选择，掉电时设置值不丢失。串口： MAX3232USB接口： FT232R扩展接口座（40P）：36IO,带电压钳位保护，兼容台湾友晶公司DE2开发板扩展接口。1.3组成原理扩展板CH-4实验箱中提供连接好的扩展板是组成原理/数字逻辑扩展模块,实验系统主板通过4位10口控制组成原理/数字逻辑扩展板的LCD、发光二极管、二值开关、脉冲开关等输入输出资源。组成原理/数字逻辑扩展模块配置如下：面包板1块：•一个端子条300个插孔•两个分配条,100个插孔•适用线径：29-20AWG•尺寸：83.5x54.5x8.5mm;8.2x5.3x0.85cm面包板相关实验IO接口：LED发光二极管8个二值开关8位16字符点阵液晶1块LED发光二极管60个二值开关60位触发按键（上升沿）2位触发按键（下降沿）2位控制器CPLDEPM1270C5N1片1.4实验软件环境实验软件：1、QuartusII9.1：Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。2、 SOPCBuilder:SOPCbuilder是QuartusII中用来建、开发、维护系统的平台，可构成包括处理器、外设和存储器接口等常用系统组成的总线系统。它能够实现让系统设计人员快速开发系统，大大提高FPGA设计人员的工作效率。3、 NiosII9.1：是一种开发人员广泛应用的，包含编辑、编译和调试应用软件等功能的集成开发环境。简要来说，使用以上三种软件共同了FPGA硬件系统的开发，其中在SOPCBuilder中完成系统硬件的设计，NiosII中完成对硬件实现控制的软件设计，QuartusII完成对设计好的硬件进行管脚等配置、编译，然后下载到实验平台的FPGA芯片中。第二章组成原理实验配合计算机组成原理理论课程，实验课程共分六个实验：总线传输实验；存储器实验；IO(DMA)实验；运算器实验；指令系统实验；最小系统实验。实验一总线传输实验一、 实验目的与要求掌握QuartusII编译环境及使用方法；掌握组成原理扩展板的使用；了解verilog提供的门级语言；掌握lpm_ram_dq模块的建立；体会总线同步传输时序及分时利用原理。二、 实验设备及软件PC机、实验平台、QuartusII软件编辑环境。三、 实验内容用图形法blockdiagram实现如下功能：建立两个lpm_ram_dq存储模块，分别模拟两个存储体；利用组成原理扩张板模拟CPU并给出：存储体体号：指出当前访问的是两个存储体中的哪一个；数据：CPU欲写入存储单元的数据；存储器体内部地址：CPU数据存入的存储单元地址；读写命令：读写控制(wren高电平为写)。可从组成原理扩展板上观察到写入的效果。用verilog语言编程实现如下功能：编程模拟8个存储单元使用组成原理扩展板模拟CPU给出：地址：8个存储单元地址号码；数据：CPU欲写入存储单元的数据；读写命令；可从组成原理扩展板上观察到写入的效果。四、 实验步骤(一)图形法blockdiagram实现打开QuartusII编辑环境，建立工程bus_b；建立图形文件blockdiagram，另存为bus_b；将组成原理扩展板代码lcdswip拷贝到工程bus_b目录下；点击QuartusII中File—Create/Update—CreateSymbolFilesforCurrentFile生成组成原理扩展板图形模块；在新建的图形文件bus_b中双击鼠标左键在弹出Symbol串口左侧的libraries中双击第一个文件夹project下面的lcdswip，然后将其添加到bus_b文件中；双击文件bus_b中的空白处添加模块lpm_ram_dq,其中数据位8位，地址位5位，采用单一时钟，qoutputport不勾选，如法添加两个lpm_ram_dq；使用lcdswip的SWA[O]控制第一个lpm_ram_dq的wren端，SWA[1]控制第二个lpm_ram_dq的wren端；SWA[6..2]给出两个lpm_ram_dq内部的存储单元地址；SWA[7..0]出给欲写入两个存储体的数据；第一个lpm_ram_dq的输出连接到扩展板的LEDB[7..0]端，第二个lpm_ram_dq的输出连接到扩展板的LEDB[15..8]端；存储体以及lcdswip芯片的时钟采用系统时钟；分析、配置管脚、编译、下载、验证。（二）verilog语言编程实现打开QuartusII编辑环境，建立工程bus_v；建立verilog文件，另存为bus_v；将组成原理扩展板代码lcdswip拷贝到工程bus_v目录下；编写代码分析、配置管脚、编译、下载、验证五、实验演示（一）图形法blockdiagram实现新建工程bus_b

*rojectVizard:Family&DeviceSettings[page3of5] |X|Showin'Availabledevice'listPackage:Pinfount:Speedgrade:Showin'Availabledevice'listPackage:Pinfount:Speedgrade:疋Showadvanceddevices厂HardCopycompatibleonlySelectthefamilyanddeviceyouwanttotargetforcompilation.DevicefamilyFamily: |CycloneIII ▼Devices: |AllTargetdevice—CAutodeviceselectedbytheFitterC*Specificdeviceselectedin'Availabledevices'listAvailabledevices:NameCorev...LEsUserI/...Memor...Embed...PLL*EP3C16F484C7EP3C16F484C8EP3C16F484I7EP3C16M164C7EP3C16M164C8EP3C16M164I7SiSiSiSiSiSi154083471540E：34715408347154089315408931540893516096112516096112516096112516096112516096112516096112444444EP3C16Q240CE： 1.2V 1540E： 161 516096 112 41HdORlii1RAF1ROAR11?-CompaniondeviceHardCopy: ||7LimitDSP&RAMtoHardCopydeviceresources2.配置图形::Fclk 〈Back Neict.》 2.配置图形::Fclk 〈Back Neict.》 Finish|取.消MCSPIN17-1He：.：Li[7..Li]He:-:1[7..0]Hex2R..D]He：.：3[7..D]He:-:4[7..Li]He：.：5[7,.Li]Hex6p..O]HexTp.O]He：.：8[7..Li]He：.：9[7,,Li]Hex1D|7..D]Hex11|7..D]Hex12|7..D]Hex13[7..D]Hex14[7..D]Hex15[7..O]Hex16|7..D]Hex17|7..D]Hex18|7..D]Hex19|7..D]Hex2D|7..D]Hex21[7..D]Hex22f7..DlSW.A{19..LI]SWB[19..D]3WC[19..li]PSP..D]配置管脚(二)verilog语言编程实现modulebus_v(MOSI,MCLK,MCS,SYSCLK,MISO);outputMOSI,MCLK,MCS;inputSYSCLK,MISO;变量声明控制逻辑wire[7:0]Hex0,Hex1,Hex2,Hex3,Hex4,Hex5,Hex6,Hex7,Hex8,Hex9,Hex10,Hex11,Hex12,Hex13,Hex14,Hex15,Hex16,Hex17,Hex18,Hex19,Hex20,Hex21,Hex22,Hex23,Hex24,Hex25,Hex26,Hex27,Hex28,Hex29,Hex30,Hex31;wire[19:0]SWA,SWB,SWC;wire[19:0]LEDA;wire[3:0]PS;lcdswiplcdxx(.MISO(MISO),.MOSI(MOSI),.MCLK(MCLK),.MCS(MCS),.SYSCLK(SYSCLK),.Hex0(8'h20),.Hex1(8'h20),.Hex2(8'h20),.Hex3(8'h20),.Hex4(8'h43),.Hex5(8'h48),.Hex6(8'h2d),.Hex7(8'h34),.Hex8(8'h20),.Hex9(8'h53),.Hex10(8'h4f),.Hex11(8'h50),.Hex12(8'h43),.Hex13(8'h20),.Hex14(8'h20),.Hex15(8'h20),.Hex16(8'h20),.Hex17(8'h20),.Hex18(8'h20),.Hex19(8'h20),.Hex20(8'h20),.Hex21(8'h20),.Hex22(8'h20),.Hex23(8'h20),.Hex24(8'h20),.Hex25(8'h20),.Hex26(8'h20),.Hex27(8'h20),.Hex28(PS[0]+8'h30),.Hex29(PS[1]+8'h30),.Hex30(PS[2]+8'h30),.Hex31(PS[3]+8'h30),.LEDA(LEDA),.LEDB(LEDB),.LEDC(LEDC),.SWA(SWA),.SWB(SWB),.SWC(SWC),.PS(PS));endmodule六、实验扩展及思考如果有多台IO设备，那么使用计数器方式判优该如何实现。实验二存储器实验一、实验目的与要求掌握lpm_ram_dq模块的使用；熟练verilog提供的门级语言；存储器片选原理。二、实验设备及软件PC机、实验平台、QuartusII软件编辑环境。三、实验内容使用四个256*4位的lpm_ram_dq模块搭建存储器，要求如下：搭建成的存储器规格为：512*8位（需要进行字位扩展）；可以对存储器读、写；需要有读、写两个控制信号,9位地址信号，位数据信号（信号可以由lcdswip模块给出）；四、实验步骤建立工程memext；建立图形文件memext；添加四个256*4位的lpm_ram_dq；添加lcdswip模块；分别将lpm_ram_dq两两进行位扩展；添加两个input信号：读、写；通过lcdswip模块给出存储器的地址、数据信号;添加input时钟信号；配置管脚、分析、编译、下载、验证。五、实验演示实验连线示意:口：l"iC：衣洞“：.口Ieg,4?rU-g茸:口：l"iC：衣洞“：.口Ieg,4?rU-g茸:亦」:ctoK •心,cjgT管脚配置：六、实验扩展及思考使用verilog语言实现方案实验三IO(DMA)实验一、 实验目的与要求掌握74377(带使能端的8进制D触发器)使用方法；掌握ram_2port使用方法；熟练verilog提供的门级语言；掌握DMA原理及其中10以周期窃取方式与主存交互信息的方式；二、 实验设备及软件PC机、实验平台、QuartusII软件编辑环境。三、 实验内容用图形法blockdiagram实现如下功能：建立256*8位ram_2port存储模块用于模仿存储器；利用组成原理扩张板模拟CPU以及IO：模拟CPU给出的地址信号；模拟CPU给出的数据信号；模拟IO给出的地址信号；模拟IO给出的数据信号；模拟周期窃取原理，当IO有访存需求时，CPU让出使用权；可从组成原理扩展板上观察到写入的效果。用verilog语言编程实现如上功能。四、 实验步骤图形法建立工程DMA_B；建立图形文件DMA_B；添加1个256*8位的ram；添加lcdswip模块；通过lcdswip模块给出CPU给出的地址、数据信号以及IO给出的地址、数据信号；添加input时钟信号；配置管脚、分析、编译、下载、验证。verilog编程方式建立工程DMA_V；建立verilog文件DMA_V；编写程序；配置管脚、分析、编译、下载、验证。五、 实验演示(一)图形法CR-P-r.-JH..L.Ml.>1X13npir.ija..npv.'ia..□.■£03...L.o.'.l.'jainD.ir^M..了4：好7L.口肌•・」□no.vjja..W、...,74377hl-TO.r.fl.■ £]「fr -…严.…上上E厂匚” T.q=M!l .:D1u1 TB肿.:D2u2 V .匚F*9I.•D3U3 ■■ -TMq.■~D1Ui f.BJN •:DbUb 巴u=MB■:D6D7DSCLKU6 ? .o=Mn-:Ui V.-Z'KU-：-:U'jEND1Q1D2Q2CidDiQiD5Q5D6Q6DiQTD5QSCLK■.rp^ir.ijgEND1Q1D2Q2DJL!dDiuiDt-L!!jDbUbDTUTD3Q5CLK.口・B耳-.g.'ms■n.ranno.i.rjjq..Kra--(二)编程法always@(posedgeCLK)beginif(DMA_REQ_N)beginADDR_W<=CPU_ADDR;DATA_W<=CPU_DATA;endelsebeginADDR_W<=IO_ADDR;DATA_W<=IO_DATA;endend六、实验扩展及思考实验四运算器实验一、实验目的与要求熟练verilog提供的门级语言；原码一位乘原理。二、实验设备及软件PC机、实验平台、QuartusII软件编辑环境。三、 实验内容用verilog语言实现两个四位数的原码一位乘。四、 实验步骤建立工程multi_4；建立verilog文件multi_4；编写程序；配置管脚、分析、编译、下载、验证。五、 实验演示beginif(!RESET)beginresult<=9'b000000000;overflow<=1'b0;counter<=3'b100;temp<=5'b00000;temp_y<=y[3:0];endelsebeginif(counter)beginif(temp_y[0])begintemp={temp[4],temp[3:0]}+{1'b0,x[3:0]};temp_y[3:0] ={temp[0],temp_y[3:1]};temp={1'b0,temp[4:1]};//logicrightshiftoverflow<=temp[4]八temp[3];result<={temp,temp_y[3:0]};endelsebegintemp_y[3:0] ={temp[0],temp_y[3:1]};temp ={1'b0,temp[4:1]};//logicrightshiftresult <={temp,temp_y[3:0]};endcounter<=counter-1;endelsebeginresult<={flag,result[7:0]};endendend六、实验扩展及思考实验五指令系统实验一、实验目的与要求1.熟练verilog提供的门级语言；掌握指令系统的设计；掌握CPU硬件组成。二、实验设备及软件PC机、实验平台、QuartusII软件编辑环境。三、 实验内容设计指令系统并用verilog语言实现。四、 实验步骤1.设计指令系统：可运行两种指令STA(将ACC内容存到制定存储单元)、CLA(将ACC内容清零)，不考虑间址以及中断周期。STA：(1)取指周期T0：PC-〉MAR，1-〉RT1：AD(CMDR)-〉CMART2：M(MAR)->MDR,(PC)+1->PCT3：AD(CMDR)->CMART4：MDR->IRT5：OP(IR)->微地址形成部件->CMAR(2)执行周期T0：AD(IR)-〉CMAR，1-〉RT1：AD(CMDR)-〉CMART2：ACC->MDRT3：AD(CMDR)->CMART4：MDR->M(MAR)T5：AD(CMDR)-〉CMAR，取指微程序入口地址->CMARCLA：(1)取指周期T0：PC-〉MAR，1-〉RT1：AD(CMDR)-〉CMART2：M(MAR)->MDR,(PC)+1->PCT3：AD(CMDR)->CMART4：MDR->IRT5：OP(IR)->微地址形成部件->CMAR(2)执行周期T0：0->ACCT1：AD(CMDR)-〉CMAR，取指微程序入口地址->CMAR

指令名称微指令地址令指微51432o□54321xo取指oo00001xo00001x2o0000XXXXXLAC3o0000TAs04001x1x5o0001x1x6o000口pSS7oDDDD1x操作码中：第0操作码中：第0位表示控制第1位表示控制第2位表示控制第3位表示控制第4位表示控制第5位表示控制第6位表示控制第7位表示控制第8位表示控制第9位表示控制第10位表示控制PC->MAR微操作1->R微操作M(MAR)->MDR(PC)+1->PCMDR->IR0->ACCAD(IR)->MAR1->WACC->MDRMDR->M(MAR)0->G2.3.编写verilog2.3.五、实验演示moduleINSTRUCTION(MOSI,MCLK,MCS,SYSCLK,MISO);outputMOSI,MCLK,MCS;inputSYSCLK,MISO;reg[30]PC;reg[30]MAR;reg[70]MDR;reg[70]IR;reg[70]ACC;reg[70]MM[3:0];//ZHUcunwire[3:0]MM_ADD;wire[7:0]MM_DATA;reg[15:0]CMM[31:0];//kongcunwire[4:0]CMM_ADD;wire[15:0]CMM_DATA;reg[4:0]CMAR;reg[15:0]CMDR;regwrite;regread;wireflag_write;wireM_flag_write;regSTP;always@(posedgeCLKornegedgeRESET)beginif(!RESET)beginACC=8'b11000000;PC=4'b0001;MAR=4'b0000;CMDR=16'b1100000000000001;endelsebeginif(flag_write)beginCMM[CMM_ADD]<=CMM_DATA;endelseif(M_flag_write)beginMM[MM_ADD]<=MM_DATA;endelsebegincase(CMDR[15:5])11'b11000000000:beginMAR=PC;read=1;CMAR=CMDR[4:0];CMDR=CMM[CMAR];end11'b00110000000:beginMDR=MM[MAR];PC=PC+1;CMAR=CMDR[4:0];CMDR=CMM[CMAR];end11'b00001000000:beginIR=MDR;case(IR)8'b0000000001:beginCMAR=5'b00011;CMDR=CMM[CMAR];end8'b0000000010:beginCMAR=5'b00100;CMDR=CMM[CMAR];end8'b0000000100:beginCMAR=5'b00111;CMDR=CMM[CMAR];endendcaseend11'b00000100000:beginACC=0;CMAR=5'b00000;CMDR=CMM[CMAR];end11'b00000011000:beginMAR=MDR[3:0];write=1;CMAR=CMDR[4:0];CMDR=CMM[CMAR];end11'b00000000100:beginMDR=ACC;end11'b00000000010:beginMM[MAR]=MDR;CMAR=5'b00000;CMDR=CMM[CMAR];end11'b00000000001:beginSTP<=1;enddefault:beginACC=8'b11000000;endendcaseendendendassignCMM_ADD=SWA[4:0];assignCMM_DATA=SWB[15:0];assignMM_ADD=SWC[19:16];assignMM_DATA=SWC[15:8];assignflag_write=SWC[2];assignM_flag_write=SWC[3];assignLEDA[7:0]=ACC;assignLEDA[15:8]=IR;assignLEDB[7:0]=MDR;assignLEDB[19:16]=PC;assignLEDB[15:12]=MAR;assignLEDA[19]=STP;assignLEDA[18]=read;assignLEDA[17]=write;assignLEDC[4:0]=CMAR;assignLEDC[19:5]=CMDR[14:0];assignLEDA[16]=CMDR[15];assignRESET=PS[2];assignCLK=PS[1];wire[7:0]Hex0,Hex1,Hex2,Hex3,Hex4,Hex5,Hex6,Hex7,Hex8,Hex9,Hex10,Hex11,Hex12,Hex13,Hex14,Hex15,Hex16,Hex17,Hex18,Hex19,Hex20,Hex21,Hex22,Hex23,Hex24,Hex25,Hex26,Hex27,Hex28,Hex29,Hex30,Hex31;wire[19:0]SWA,SWB,SWC;wire[19:0]LEDA,LEDB,LEDC;wire[3:0]PS;lcdswiplcdxx(.MISO(MISO),.MOSI(MOSI),.MCLK(MCLK),.MCS(MCS),.SYSCLK(SYSCLK),.Hex0(8'h20),.Hex1(8'h20),.Hex2(8'h20),.Hex3(8'h20),.Hex4(8'h43),.Hex5(8'h48),.Hex6(8'h2d),.Hex7(8'h34),.Hex8(8'h20),.Hex9(8'h53),.Hex10(8'h4f),.Hex11(8'h50),.Hex12(8'h43),.Hex13(8'h20),.Hex14(8'h20),.Hex15(8'h20),.Hex16(8'h20),.Hex17(8'h20),.Hex18(8'h20),.Hex19(8'h20),.Hex20(8'h20),.Hex21(8'h20),.Hex22(8'h20),.Hex23(8'h20),.Hex24(8'h20),.Hex25(8'h20),.Hex26(8'h20),.Hex27(8'h20),.Hex28(PS[0]+8'h30),.Hex29(PS[1]+8'h30),.Hex30(PS[2]+8'h30),.Hex31(PS[3]+8'h30),.LEDA(LEDA),.LEDB(LEDB),.LEDC(LEDC),.SWA(SWA),.SWB(SWB),.SWC(SWC),.PS(PS));endmodule六、实验扩展及思考实验六最小系统实验一、实验目的与要求学习QuartusII、SOPCBuilder、NiosIIIDE的基本操作；2．初步了解SOPC的开发流程，基本掌握NiosII软核的定制流程；3．掌握NiosII软件的开发流程；掌握软件的基本调试方法。二、实验设备及软件硬件：PC机，CH-4教学实验开发平台；软件：QuartusII9.1，SOPCBuilder9.1，NiosIIIDE9.1。三、 实验内容建立可用于控制LED闪烁的简单NiosII处理器系统，具体包括：1、在QuartusII中建立一个工程；2、 使用SOPCBuilder建立并生成一个简单的基于NiosII的硬件系统；3、 在QuartusII工程中编译基于NiosII的硬件系统并生成配置文件.sof；4、 在NiosIIIDE中建立对应硬件系统的用户C/C++工程，编写一简单用户程序，在NiosIIIDE中编译程序生成可执行文件.elf；将配置文件.sof和可执行文件.elf都下载到FPGA进行调试运行。四、 实验步骤1.新建工程nios

2.打开sopcbuiler，生成简单硬件系统3.编译生成的硬件系统改成如下图所示：ComponentLibraryTargetProject;“箜川？卅口口旳油恥M...Library□-AvalonVerificationSuite□••Bridgesand.AdaptersS-lnterfaceProtocolsS-LegacyComponentsS-MemoriesandMemoryCoritrollersE-Peripherals$PLL改成如下图所示：ComponentLibraryTargetProject;“箜川？卅口口旳油恥M...Library□-AvalonVerificationSuite□••Bridgesand.AdaptersS-lnterfaceProtocolsS-LegacyComponentsS-MemoriesandMemoryCoritrollersE-Peripherals$PLL^ProcessorAdditionsDeviceFamily:CycloneIII就会出现如下■UseConn...ModuleNameBaseS-VideoandImageProcessing双击日cpu_0instruction_masterdata_masterjtagdebugmoduleNiosIIProcessorAvalonMemoryMappedMasterAvalonMemoryMappedMasterAvalonMemoryMappedSlavesysclk〔rOzOOOODescriptionClock弹出的页面如下所示，不需更改使用模式配置即可。Size323更改成32768Memor/iype]Dual-portaccess0InitializememorycontentMemorywillbeinitializedfromonchip_memory2_0.hexReadlatency@RAMCitable)[：：ROM(Read-only)Blocktype:Slaves1:Slaves2:Datawidth:rTotalmemorysizeMinimizememoryblockusageReadDuringVWiteMode:DONTCAREAutoGeneralsettingsParameterSettings〉Memoryiniti日lb日tion〉其他使用默认设置。使用默认配置即可。PIO(ParallelI/O)AboutDocumentation.Width更改为1Direction；Bidirectional(tristate)portsInputportsonly■:,BothinputandoutputportsOutputportsonlyOutputPortResetValueResetValue:oxoOutputRegister]Enableindividualbitsetting/clearingwPIO(ParallelI/O)-pio_0BasicSettingsParameterSettings旳dth(1-32bits):|i|InputOpticins〉£imul日tion其他使用默认配置即可。00>HelpEdit...|Pio_0OzOOOOOFilters...Filter:DefaultI鼠标右键改名称为ledddressMap...RenameCtrl+KShowAvalon-MM:hisCPU.PleaseparameterizeRemoveUseConn...ModuleNameDescriptionNiosIIProcessorAvalonMemoryMappedMasterAvalonMemoryMappedMasterAvalonMemoryMappedSlaveOn-ChipMemory(RAMorROM)AvalonMemoryMappedSlaveJTAGUARTAvalonMemoryMappedSlaveClocksysclkOzOOOOO0z00002OzOOOOOShowConnected屮ShowDefaultShowAllShowAvalon-ST2PU.PleaseparameterizetheDetails日cpu_0data_masterjtag_debug_module日onchip_memory2_0s1日jtag_uart_Oavalon_jtag_slavesysclksysclkShowClocks.s1cannotbeat0x2000(0x0notbeat0x2000(0x0or0x80iCEditCtrl+Einstruction_masterRemove如下图所示：更改各硬件配置如下图所示：ONiosll/eONiosll/s®Niosll/FNiosIISelectorGuideFamily:CycloneIII^system:-1-1-时Hzcpuid:0RISC32-brtRISC32-bitInstructionCacheBranchPredictionHardwareMultiplyHardwareDivideRISC32-bitInstructionCach已BranchPredictionHardwareMultiplyHardwareDivideBarrelShifterDataCacheDynamicBranchPredictionPerformanceat50.0MHzUpto8DMIPSIJpto32DMIPSUpto57DMIPSLogicUsage600-700LEs1200-1400LEs1400-1800LEsHardwareMultiply:EmbeddedMultipliersv□HardwareDivideResetVector:Memory:Ionchip_memory2_0ExceptionVector:Memory:J^Offset:0x0^Offset:呼ci0x000020000x00002020UseConn...ModuleName□cpu_0instruction」nasterdatamasterDescriptionClockBaseEnd||TagsNiosIIProcessorAvalonMemoryMappedMasterAvalonMemoryMappedMasterAvalonhd已rnoryMapp已日Slave| | |Elonchip_memory2_0|On-ChipMemoryorROM)sysclk双击，更改基地址TKDntixOOOl0800 IIRQ|更改各个硬件基地址改成如下图所示：编译成功会有如下提示：4.在NiosIIIDE中建立对应硬件系统的用户C/C++工程，编写一简单用户程序，在NiosIIIDE中编译程序生成可执行文件.elf；4AlteraSOPCBuilder—nios・sopc(d:\nios\nios・sopc)FileEditModuleSystemViewloolsNiosIIHelp单击口回区）SystemContentsSystemGenerationNiosIISoftwareBuildToolsforEclipseNiosIICommandSh已IIOptionsSystemmodulelogicwillbecreatedinVerilog.I|Simulation.Createprojectsimulatorfiles.RunSimulatorNiosIIToolsNiosIISoftwareBuildToolsforEclipseSOF'CBuilderdatabase:D：1',riios/riios.ptfSystemHDLModel:D:.i'riii：i3.''nios.vSystemGenerationScript:D:.i'riii：i5.''nio3_gerieratiori_script#2012.05.1317:11:4斗SUCCESS：SYSTEMGENERATIONCOMPLETED.◎Info:Systemg已「i已r日打口仃*¥日successful. v⑨Info:Noerrorsorwarnings.建立bsp工程：OpenFile^..CloseCloseAllCtrl+WCtrl+Shift+W制窗e團SaveAs...喘］SaveAllRevertCtrl+SCtrl+Shift+SMoye...RerL：iJTie...$RefreshConvertLineF2F5IlelimitersT>:> 卜昌Print...Ctrl+PNiosIIApplicationandBSPfroaTeaplateNiosIISoftwareExamplesPleasespecifya・sopcinfofileI□I□单击SOPCInformationFilename：CPUname：ApplicationprojectProjectname：叼UsedefaultlocationProjectlocatig：ProjecttemplateTempiatesBlankProjecBoardDiagnoCountBinaryHelloFreestHelloMicroC.TempiatedescriptionHelloWorldprints?HelloThisexamplerunswithorrequiresanSTDOUTdeviceHelloWorldHelloWorld:MemoryTestSimpleSoekeWebServerFor

tbefromNiosLTtoSTDOUT.withouttheMicroC/OS"IIRTOSandinyoursystem?shard?are.details?clickFinishreadme,txtfileintheprojectdirectory.tocreatetheprojectandrefertoBSPforthistemplateisbasedontheAlteraKALTheoperatingsystem.ForinformationabouthowthissoftwareexamplerelatestoHiTTKardwArPAau；fPYAmnlau抒开