集成电路的制造工艺的演讲稿

2023/9/2211.无生产线集成电路设计技术随着集成电路发展的过程，其发展的总趋势是革新工艺、提高集成度和速度。设计工作由有生产线集成电路设计到无生产线集成电路设计的发展过程。无生产线（Fabless）集成电路设计公司。如美国有200多家、台湾有100多家这样的设计公司。

引言2023/9/22

韩良22.代客户加工（代工）方式芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。代工方式已成为集成电路技术发展的一个重要特征。

引言2023/9/22

韩良33.PDK文件首先，代工单位将经过前期开发确定的一套工艺设计文件PDK（PocessDesignKits)通过因特网传送给设计单位。PDK文件包括：工艺电路模拟用的器件的SPICE（SimulationProgramwithICEmphasis）参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔（VIA）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（DRC）、参数提取（EXT）和版图电路对照（LVS）用的文件。

引言2023/9/22

韩良44.电路设计和电路仿真设计单位根据研究项目提出的技术指标，在自己掌握的电路与系统知识的基础上，利用PDK提供的工艺数据和CAD/EDA工具，进行电路设计、电路仿真（或称模拟）和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成通常称之为GDS-Ⅱ格式的版图文件。再通过因特网传送到代工单位。

引言2023/9/22

韩良55.掩模与流片代工单位根据设计单位提供的GDS-Ⅱ格式的版图数据，首先制作掩模（Mask），将版图数据定义的图形固化到铬板等材料的一套掩模上。一张掩模一方面对应于版图设计中的一层的图形，另一方面对应于芯片制作中的一道或多道工艺。在一张张掩模的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序的固化到芯片上。这一过程通常简称为“流片”。

引言2023/9/22

韩良6代工（Foundry）厂家很多，如：无锡上华（0.6/0.5mCOS和4mBiCMOS工艺)上海先进半导体公司(1mCOS工艺)首钢NEC(1.2/0.18mCOS工艺)上海华虹NEC(0.35mCOS工艺)上海中芯国际(8英寸晶圆0.25/0.18mCOS工艺)

引言6.代工工艺2023/9/22

韩良7代工（Foundry）厂家很多，如：宏力8英寸晶圆0.25/0.18mCMOS工艺华虹NEC8英寸晶圆0.25mCMOS工艺台积电(TSMC)在松江筹建8英寸晶圆0.18mCMOS工艺联华(UMC)在苏州筹建8英寸晶圆0.18mCMOS工艺等等。

引言6.代工工艺2023/9/22

韩良87.境外代工厂家一览表2023/9/22

韩良9F&F(FablessandFoundry)模式工业发达国家通过组织无生产线IC设计的芯片计划来促进集成电路设计的专业发展、人才培养、技术研究和中小企业产品开发，而取得成效。这种芯片工程通常由大学或研究所作为龙头单位负责人员培训、技术指导、版图汇总、组织芯片的工艺实现，性能测试和封装。大学教师、研究生、研究机构、中小企业作为工程受益群体，自愿参加，并付一定费用。

引言8.芯片工程与多项目晶圆计划2023/9/22

韩良108.芯片工程与多项目晶圆计划RelationofF&F(无生产线与代工的关系)2023/9/22

韩良11多项目晶圆MPW（multi-projectwafer)技术服务是一种国际科研和大学计划的流行方式。MPW技术把几到几十种工艺上兼容的芯片拼装到一个宏芯片（Macro-Chip）上然后以步进的方式排列到一到多个晶圆上，制版和硅片加工费用由几十种芯片分担，极大地降低芯片研制成本，在一个晶圆上可以通过变换版图数据交替布置多种宏芯片。

引言8.芯片工程与多项目晶圆计划2023/9/22

韩良12代工单位与其他单位关系图2023/9/22

韩良13集成电路制造工艺分类1.双极型工艺（bipolar）2.MOS工艺3.BiMOS工艺2023/9/22

韩良14§1-1

双极集成电路典型的

PN结隔离工艺2023/9/22

韩良15

思考题1.需要几块光刻掩膜版(mask)?2.每块掩膜版的作用是什么？3.器件之间是如何隔离的？4.器件的电极是如何引出的？5.埋层的作用？2023/9/22

韩良16

双极集成电路的基本制造工艺，可以粗略的分为两类：一类为在元器件间要做隔离区。隔离的方法有多种，如PN结隔离，全介质隔离及PN结-介质混合隔离等。另一类为器件间的自然隔离。典型PN结隔离工艺是实现集成电路制造的最原始工艺，迄今为止产生的各种双极型集成电路制造工艺都是在此工艺基础上改进而来的。2023/9/22

韩良1.1.1典型PN结隔离工艺流程埋层光刻衬底准备氧化埋层扩散生长外延隔离光刻基区光刻基区扩散、再分布（氧化）隔离扩散、推进(氧化)发射区光刻发射区扩散、氧化引线孔光刻淀积金属光刻压焊点氧化合金化及后工序反刻金属淀积钝化层2023/9/22

韩良181.1.1工艺流程P-Sub衬底准备（P型）

光刻n+埋层区

氧化

n+埋层区注入

清洁表面2023/9/22

韩良19P-Sub1.1.1工艺流程（续1）

生长n-外延

隔离氧化

光刻p+隔离区

p+隔离注入

p+隔离推进N+N+N-N-2023/9/22

韩良201.1.1工艺流程（续2）

光刻硼扩散区P-SubN+N+N-N-P+P+P+

硼扩散

氧化2023/9/22

韩良211.1.1工艺流程（续3）

光刻磷扩散区

磷扩散

氧化P-SubN+N+N-N-P+P+P+PP2023/9/22

韩良221.1.1工艺流程（续4）

光刻引线孔

清洁表面P-SubN+N+N-N-P+P+P+PP2023/9/22

韩良231.1.1工艺流程（续5）

蒸镀金属

反刻金属P-SubN+N+N-N-P+P+P+PP2023/9/22

韩良241.1.1工艺流程（续6）

钝化P-SubN+N+N-N-P+P+P+PP

光刻钝化窗口

后工序2023/9/22

韩良251.1.2光刻掩膜版汇总埋层区

隔离墙

硼扩区

磷扩区

引线孔

金属连线

钝化窗口GNDViVoVDDTR2023/9/22

韩良261.1.3外延层电极的引出欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。因此，外延层电极引出处应增加浓扩散。BP-SubSiO2光刻胶N+埋层N–-epiP+P+P+SiO2N–-epiPPN+N+N+钝化层N+CECEBB2023/9/22

韩良271.1.4埋层的作用1.减小串联电阻（集成电路中的各个电极均从上表面引出，外延层电阻率较大且路径较长。BP-SubSiO2光刻胶N+埋层N–-epiP+P+P+SiO2N–-epiPPN+N+N+钝化层N+CECEBB2.减小寄生pnp晶体管的影响（第二章介绍）2023/9/22

韩良281.1.5隔离的实现1.P+隔离扩散要扩穿外延层，与p型衬底连通。因此，将n型外延层分割成若干个“岛”。2.P+隔离接电路最低电位，使“岛”与“岛”之间形成两个背靠背的反偏二极管。N+N+N--epiPN--epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻胶N+埋层N–-epiSiO2P+P+P+SiO2N–-epiPPN+N+N+N+CECEBB钝化层2023/9/22

韩良291.1.6练习1描述PN结隔离双极工艺的流程及光刻掩膜版的作用；

2

说明埋层的作用。2023/9/22

韩良30§1.2

N阱硅栅CMOS集成电路制造工艺2023/9/22

韩良31

思考题1.需要几块光刻掩膜版？各自的作用是什么？2.什么是局部氧化（LOCOS)？

（LocalOxidationofSilicon)3.什么是硅栅自对准(SelfAligned)？4.N阱的作用是什么？5.NMOS和PMOS的源漏如何形成的？2023/9/22

韩良322023/9/22

韩良332023/9/22

韩良1.2.1N阱硅栅CMOS工艺主要流程

（参考P阱硅栅CMOS工艺流程）场区光刻衬底准备生长SiO2和Si3N4N阱光刻、注入、推进生长SiO2和Si3N4N管场区光刻、注入阈值电压调整区光刻、注入清洁有源区表面、长栅氧场区氧化(局部氧化)多晶淀积、参杂、光刻N管LDD光刻、注入P+有源区光刻、注入P管LDD光刻、注入N+有源区光刻、注入BPSG淀积接触孔光刻N+接触孔光刻、注入淀积金属1、反刻淀积绝缘介质通孔孔光刻淀积金属2、反刻淀积钝化层、光刻侧墙氧化物淀积、侧墙腐蚀2023/9/22

韩良351.2.2N阱硅栅CMOS工艺主要流程

1.衬底准备P+/P外延片P型单晶片2023/9/22

韩良36P-Sub1.2.2N