(全)国家开放大学 实验2 组合逻辑电路的设计

国家开放大学实验2组合逻辑电路的设计一、试验目的1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、熟悉CPLD设计的过程，比较原理图输入和文本输入的优劣。二、实验的硬件要求1、输入：按键开关（常高）4个；拨码开关4位。2、输出:LED灯。3、主芯片:AlteraEPM7128SLC84-15O三、实验内容1、设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1,反之为002、设计四个开关控制一盏灯的逻辑电路，要求改变任意开关的状态能够引起灯亮灭状态的改变。（即任一开关的合断改变原来灯亮灭的状态）3、设计一个优先排队电路，其框图如下：排队顺序：A=1最悬）优先级B=1次高优先级C=1最低优先级要求输出端最多只能有一端为〃]〃，即只能是优先级较高的输入端所对应的输出端为"1"。四、实验连线1、四位拨码开关连D3、D2、Dl、DO信号对应的管脚。OUT输出信号管脚接LED灯。2、四位按键开关分别连KI、K2、K3、K4信号对应的管脚。OUT输出信号管脚接LED灯。3、A、B、C信号对应管脚分别连三个按键开关。输出A_OutsB_OutsC_Out信号对应的管脚分别连三个LED灯。(具体管脚参数由底层管脚编辑决定)五、参考原理图1、①原理图,如图2-1所示：②VHDL硬件描述语言输入：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_signed.all;entitybcd_pjqisport(din:inintegerrange15downto0;dout:outstdjogic);end;architectureaofbcd_pjqisbeginpl:processbeginifdin<5thendout<='0';elsedout<='l';endif;endprocesspl;end;2、①原理图,如图2-2所示:②VHDL硬件描述语言输入:libraryieee;useieee.std_logic_1164.all;entityled_controlisport(k0,kl,k2,k3:instdjogic;y:outstdjogic);end;architectureoneofled_controlissignaldz:stdjogic_vector(3downto0);begindz<=k3&k2&kl&kO;pl:process(dz)begincasedziswhen”0000"=>y<='0';when"0001"=>y<=,l';when"0011"=>y<=,01;when"0010"=>y<=,l';when"0110"=>y<='0';when"0111"=>7<='1';when"0101"=>y<=,0,;when"0100"=>y<=,l';when"1100"=>y<=,0,;when"1101"=>y<='l';when,,llll"=>y<='0';when"1110"=>7<='1';when"1010"=>y<='0';when"1011"=>y<='l';when"1001"=>y<=,0';when"1000"=>y<=,l';whenothers=>y<=X;endcase;endprocesspl;endone;3、①原理图，如图2-3所示：②VHDL硬件描述语言输入：libraryieee;useieee.std_logic_1164.all;entityqueue_priorisport(azb,c:instd_logic;aout,bout,cout:outstdjogic);architectureoneofqueue_priorisbeginpl:processbeginifa='l'thenaout<='l';bout<='0';cout<='0';elsifb='l'thenaout<='0';bout<='l';cout<='0';elsifc='l'thenaout<=<0';bout<='0';cout<='l';elseaout<='0';bout<='0';