时序设计与分析课件

916时序设计与分析Suely.Xu9161Definitionoftimingonthe12C-ebusSDAtHDSTADefinitionoftimingonthe122STANMODEFAST-MODESYMBOPARAMETERI2C-BUUNITMAXtodPropagationdelayfromSDAtoSD,orSCLtoSCnBusfreetimebetweenaSTOPandSTARTconditionWDsAHoldtime(repeated)STARTconditionAfterthispenod,thefirstclockpulseisgeneratedtowlowperiodoftheSCLclockOHHIGHperiodoftheSCLclock40isu:sTASet-uptimefcrarepeatedSTARTconditionSet-uptmeforsTOPconditiontHD:DATDatahodtimeisetimeofbothSDAandSCLsignals20+0.1CbtFalltimeofbothSDAandSCLsignals3020+0.1c3300apacitiveloadforeachbusline400keswhichmustbesuppressed50tDDAtLDatavalid(HL)atavalid礼LHlyD:ACKDatavalidAcknowledgeRESETtrecateRecoverytoStartSTAN3时序设计与分析课件4时钟缓冲器时序预算时钟抖动电源过滤完美时序PcB布线时钟端接电磁干扰时钟缓冲器5时钟缓冲器偏斜:同时发生的两个信号在到达时间上的差异。1、驱动器件的输出偏斜内部偏斜2、电路板线路的布线差异引起的电路板延时的差异—>外部偏斜时钟缓冲器6时序设计与分析课件7时钟缓冲器在当今的时钟驱动器结构中,有两种主要类1、缓冲器类型的器件(不带锁相环)2、反馈类型的器件(带锁相环)。时钟缓冲器8时钟缓冲器在缓冲器类型的(不带锁相环)时钟驱动器中,输入波通过器件传送,并被输出缓冲器“再次驱动”。此输出信号直接跟随输入信号,并有5ns到15ns以上的延时(tPD)反馈类型的器件通常基于一个或多个锁相环,这些锁相环路用于校准反馈输入和基准输入的相位和频率。由于反馈输入是输出引脚的反射,则传送延时可得到有效消除时钟缓冲器9缓冲器类型这些器件仍面临着器件传送延时的问题所有这些器件的传送延时大约是5ns。在同时需要校准缓冲器基准时钟和缓冲器输出的系统中,这些延时将导致偏余也没有进行相位调整或倍乘输出的能力必须使用昂贵的元件和耗时的电路板布线技术来补偿这些缓冲器样式的时钟驱动器器件的功能性缺点。带锁相环的器件已被使用,以便克服这些缺点。缓冲器类型10时序设计与分析课件11时序设计与分析课件12时序设计与分析课件13时序设计与分析课件14时序设计与分析课件15时序设计与分析课件16时序设计与分析课件17时序设计与分析课件18时序设计与分析课件19时序设计与分析课件20时序设计与分析课件21时序设计与分析课件22时序设计与分析课件23时序设计与分析课件24时序设计与分析课件25时序设计与分析课件26时序设计与分析课件27时序设计与分析课件28时序设计与分析课件29时序设计与分析课件30时序设计与分析课件31时序设计与分析课件32时序设计与分析课件33时序设计与分析课件34时序