EDA技术与实验-哈尔滨工业大学中国大学mooc课后章节答案期末考试题库2023年

EDA技术与实验_哈尔滨工业大学中国大学mooc课后章节答案期末考试题库2023年如果某一数据通信系统采用CRC校验方式，生成多项式g(x)=xxxx+xxx+1，接收到二进制比特序列为1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（）位。

参考答案:

7

下列关于三相正弦调制波模块的说法中，正确的是（）

参考答案:

通过增大电压幅值，会导致电机转速增加，电机的电频率也随之增大。_该模块由电磁角度计算出三相电压电角度，结合从按键得到的电压幅值信息，经cordic算法迭代，可以得到三相正弦调制波信号。_三相正弦信号可由三个Cordic算法模块得到。

下面哪些是FPGA的配置方式（）

参考答案:

被动串行配置。_主动串行配置。_JTAG配置。

理解下面这段程序，指出DY_time的用途是什么？parameterDY_time=1000；always@(current_stateoriTRIGorDY_cnt)begincase(current_state)S0:beginDY1=0;if(iTRIG)beginnext_state=S1;endelsenext_state=S0;endS1:beginif(DY_cnt<=DY_time)beginnext_state=S1;DY1=1;endelsebeginnext_state=S2;DY1=0;endendS2:beginDY1=0;next_state=S0;enddefault:beginnext_state=S0;endendcaseend

参考答案:

单稳态触发器的暂态时间

关于以下分频器程序中，clk为系统时钟，则该分频器的分频数是多少？输出信号的占空比是多少？always@(posedgeclk)beginif(divider==M)begincarry<=1;divider<=P;endelsebegindivider<=divider+1;carry<=0;endend

参考答案:

1/M-P+11/M-P+1

对于增量式编码器，当电机旋转一周时，产生一个Z信号窄脉冲作为测量的起始基准。那么，将下列哪条语句填写在程序if()空白处可以正确检测到产生的Z脉冲信号。begin//检测Z信号脉冲QuadZprev<=QuadZ;if()ZpulseEdge<=1;elseZpulseEdge<=0;if(CountWriteEn)Count<=CountIn;//如果是Z脉冲信号，计数器重新赋值elseif(ZPEnable&&ZpulseEdge)Count<=ZCountIn;

参考答案:

QuadZf!=QuadZprev&&QuadZf==ZPPol

通常情况下，点触式开关为机械开关，触点断开和闭合时均会发生抖动，下面哪种方式可以消除点触式开关的抖动（）。

参考答案:

产生4Hz的触发信号，当触发信号为下降沿时检测按键信息

已知时钟信号clk的频率为50MHz，下列程序的逻辑功能为（）。always@(posedgeclkornegedgenreset)beginif(!nreset)beginper_count=0;clk0=0;endelsebeginif(per_count<6250000)per_count=per_count+1;elsebeginper_count=0;clk0=!clk0;endendend

参考答案:

4Hz分频器

对于共阴极数码管，显示数字“7”对应的编码（顺序为abcdefg）为（）。

参考答案:

7’b1110_000

ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（）。

参考答案:

10TCP

以下程序中，clk_50M为50MHz输入时钟，若想输出clk为2Hz的方波，则cnt的判断条件设置为多少？（）always@(posedgeclk_50M)beginif(cnt==?)beginclk2_hz=1'b1;cnt=0;endelsebegincnt=cnt+1;clk2_hz=1'b0;endendalways@(posedgeclk2_hz)clk=~clk;

参考答案:

12499999

以下程序描述的状态机是什么类型的？（）always@(current_stateoriTRIGorDY_cnt)begincase(current_state)S0:beginDY1=0;if(iTRIG)beginnext_state=S1;endelsenext_state=S0;endS1:beginif(DY_cnt<=DY_time)beginnext_state=S1;DY1=1;endelsebeginnext_state=S2;DY1=0;endendS2:beginDY1=0;next_state=S0;enddefault:beginnext_state=S0;endendcaseend

参考答案:

米勒型单段式

下述代码的复位方式为（）always@(posedgeiCLKornegedgeiRST_n)beginif(!RST_n)current_state<=S0;elsecurrent_state<=next_state;end

参考答案:

下降沿复位_异步复位

当flag==1001时，小球处在哪个位置？

参考答案:

最右最下

若parameterCHAR_START_X,CHAR_X,CHAR_START_Y,CHAR_Y;为参数型常量定义字符显示的起始坐标和字符的长度和宽度，下列哪个选项所表示的区域在是字符表示区域（）。

参考答案:

C.(iVGA_Y>=CHAR_START_Y)&&(iVGA_Y<=(CHAR_START_Y+CHAR_Y-1))&&(iVGA_X>=CHAR_START_X)&&(iVGA_X<=(CHAR_START_X+CHAR_X-1))

已知parameter参数型常量charline_n=32’h19085FFC,以下哪个选项与其相等。

参考答案:

00011001000010000101111111111100

下列代码的功能是（）always@(posedgeoTRIGornegedgeiRST_n)beginif(!iRST_n)iDISPLAY_MODE=2;elsebeginif(iREG_GESTURE==8'h14)iDISPLAY_MODE=iDISPLAY_MODE+1;elseif(iREG_GESTURE==8'h1C)iDISPLAY_MODE=iDISPLAY_MODE-1;elseiDISPLAY_MODE=iDISPLAY_MODE;endend

参考答案:

根据信号改变背景模式

广义的EDA技术指的是什么

参考答案:

电子设计自动化技术。

下面硬件描述语言实现的电路逻辑功能是什么？可选答案为：moduleTest2(Clk,nRst,iTRIG,oTRIG);inputClk,nRst,iTRIG;outputoTRIG;reg[7:0]cnt;regDY1;parameterDY_time=8'H09;always@(posedgeClkornegedgenRst)beginif(!nRst)DY1=0;elseif(iTRIG)DY1=1;elseif(cnt>=DY_time)DY1=0;endalways@(posedgeClkornegedgenRst)beginif(!nRst)cnt<=0;elseif(DY1==1)cnt<=cnt+1;elsecnt<=0;endassignoTRIG=DY1;endmodule

参考答案:

不可重触发单稳态触发器；

下面这段代码实现了VGA行列扫描时的列计数器产生，在（）中填入正确的代码。其中h_max，v_max，分别为行列计数器到达最大值时的标志位。always@(posedgeiCLKornegedgeiRSTN)if(!iRSTN)beginv_count<=10'b0;oVGA_VS<=1'b1;v_act<=3'b0;endelsebeginif()beginif()v_count<=10'b0;elsev_count<=v_count+10'b1;

参考答案:

h_max，v_max

以下程序中，clk_50M为50MHz输入时钟，则clk为多少Hz的方波？（）always@(posedgeclk_50M)beginif(cnt==24999999)beginclk2_hz=1'b1;cnt=0;endelsebegincnt=cnt+1;clk2_hz=1'b0;endendalways@(posedgeclk2_hz)clk=~clk;

参考答案:

1

下面关于FPGA与CPLD的描述正确的是（）

参考答案:

一般而言，FPGA的内部资源更为丰富，能够实现更为复杂的逻辑功能。_FPAG是SRAM工艺，掉电后信息丢失，因此必须外加专用配置芯片，而CPLD为Flash工艺，掉电信息不丢失，无需配置芯片。_CPLD的安全性比FPGA高。

下面关于可编程数字逻辑设计说法正确的是（）

参考答案:

基于EDA技术的设计具有自主知识产权。_现代数字电子系统一般采用自顶而下的设计方法。_现代EDA设计电子系统相比于传统方法的设计效率更高。_现代EDA设计技术的可移植性强。

FPGA相比于CPLD优点是（）

参考答案:

FPGA的集成度相比CPLD更高。_FPGA相比于CPLD更适合完成复杂的时序逻辑设计。

这段程序描述的逻辑功能为：moduleLearn1_1(a,b,s,y);inputa,b;inputs;outputy;wired,e;assignd=a&s;assigne=b&(~s);assigny=d|e;endmodule

参考答案:

二选一数据选择器

已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（）。modulefunction(rst,clkin,clkout);inputclkin,rst;outputwireclkout;reg[2:0]m,n;regclk1,clk2;assignclkout=clk1|clk2;always@(posedgeclkin)beginif(!rst)beginclk1<=0;m<=0;endelsebeginif(m==4)m<=0;elsem<=m+1;if(m<2)clk1<=1;elseclk1<=0;endendalways@(negedgeclkin)beginif(!rst)beginclk2<=0;n=0;endelsebeginif(n==4)n<=0;elsen<=n+1;if(n<2)clk2<=1;elseclk2<=0;endendendmodule

参考答案:

50%

如果某一数据通信系统采用CRC校验方式，生成多项式g(x)=xxxx+xxx+1，接收到二进制比特序列为1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（）。

参考答案:

11001

如果某一数据通信系统采用CRC校验方式，生成多项式g(x)=xxxx+xxx+1，接收到二进制比特序列为1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（）。

参考答案:

校验码有1位错误

这段程序描述的逻辑功能是什么？moduleLearn1_1(a,b,s,y);inputa,b;inputs;outputy;wired,e;assignd=a&s;assigne=b&(~s);assigny=d|e;endmodule

参考答案:

y=sa+(~s)b

已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（）。modulefunction(rst,clkin,clkout);inputclkin,rst;outputwireclkout;reg[2:0]m,n;regclk1,clk2;assignclkout=clk1|clk2;always@(posedgeclkin)beginif(!rst)beginclk1<=0;m<=0;endelsebeginif(m==4)m<=0;elsem<=m+1;if(m<2)clk1<=1;elseclk1<=0;endendalways@(negedgeclkin)beginif(!rst)beginclk2<=0;n=0;endelsebeginif(n==4)n<=0;elsen<=n+1;if(n<2)clk2<=1;elseclk2<=0;endendendmodule

参考答案:

20MHz

关于以下程序，下列说法中正确的是：moduleLearn2_2(a,b,s0,s1,y);inputa,b;inputs0,s1;outputregy;always@(s1ors0)case({s1,s0})2'b00:y=a&b;2'b01:y=a;2'b10:y=b;2'b11:y=a|b;default:y=1'b0;endcaseendmodule

参考答案:

该程序输出的表达式为y=ab+as0+bs1

关于以下程序，下列说法正确的是：moduleLearn5_1(y,a,b,c);inputa,b,c;outputy;regy,rega;always@(aorborc)beginif(a&b)rega=c;y=rega;endendmodule

参考答案:

该程序是组合逻辑电路

根据程序描述的逻辑功能，下列说法正确的有：moduleLearn7_1(clk,CLR,LD,out);inputclk,CLR,LD,data;outputreg[3:0]out;always@(posedgeclkornegedgeCLR)beginif(!CLR)out<=0;elseif(!LD)out<=data;elseout<=out+1;endendmodule

参考答案:

异步清零，同步置数

以下不属于CycloneII系列芯片内部的资源的是？（）

参考答案:

嵌入式ADC

对clk_1Hz模块例化正确的是（）。

参考答案:

clk_1Hzu3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));

利用计数器将50M的系统时钟分频要得到4Hz的信号，则计数器的最大值应为（）

参考答案:

6249999

74LS160的计数条件是（）

参考答案:

ET=1EP=1

74LS47七段显示译码器中优先级最高的输入信号是（）

参考答案:

BI

在下面弹球生成模块的代码中“Y<=((Ball_Y==Ball_Y_Center)&&(Y==10'b0))?{6'b000000,Y_Step}:Y;”实现的是什么功能？always@(posedgeclk_inornegedgerst_n)beginif(!rst_n)beginBall_Y<=Ball_Y_Center;Y<=0;flag[3:2]<=2'b00;endelsebeginif((Ball_Y+Ball_S>=390)&&(Ball_X>block_X1)&&(Ball_X<block_X2))beginY<=~{6'b000000,Y_Step}+10'b1;flag[3:2]<=2'b01;endelseif(Ball_Y+Ball_S>=Ball_Y_Max)beginY<=0;flag[3:2]<=2'b11;endelsebeginif(Ball_Y-Ball_S<=Ball_Y_Min)beginY<={6'b000000,Y_Step};flag[3:2]<=2'b10;endelsebeginY<=((Ball_Y==Ball_Y_Center)&&(Y==10'b0))?{6'b000000,Y_Step}:Y;endendBall_Y<=Ball_Y+Y;endend

参考答案:

判断如果球处于中间位置时，让球动起来的初始操作。

阅读下列程序片段，判断当y_cnt=350时，mesl值为（）wire[1:0]msel;assignmsel=(y_cnt<180)?2'b01:(y_cnt>=180&&y_cnt<340)?2'b10:2'b00;

参考答案:

2'b00

下列关于用查表法或Cordic算法实现正余弦函数计算的说法中，正确的是（）。

参考答案:

Cordic算法占用DSP资源较少，既可以进行正余弦变换，也可以进行反正余弦变换_查表法占用DSP资源较多，但可以采用分时复用减少查表法占用的DSP资源

X<=(X==11'b0)?((Ball_X<block_X2-20)?(~{7'b0000000,X_Step}+11'b1):({7'b0000000,X_Step})):X;此段代码中，当X==11'b0,Ball_X<block_X2-20时，小球将如何运动？

参考答案:

左移

下列对于死区的说法正确的是（）

参考答案:

PWM驱动信号为上升沿时，驱动桥臂下管关断，死区计时器开始计时，计时器计满后上管开始导通。_PWM驱动信号为下降沿时，驱动桥臂上管关断，死区计时器开始计时，计时器计满后下管开始导通。

编码器信号处理模块中的一段程序如下。其中，QuadA、QuadB分别为2500PPR增量式编码器的A、B信号，counter初始值为200。那么，电机转动90°后，counter的值为（）。always@(clk)beginif(QuadA!=QuadAprev||QuadB!=QuadBprev)counter<=counter+1;QuadAprev<=QuadA;QuadBprev<=QuadB;end

参考答案:

2700

下列这段程序能实现的功能为（）。beginPrevPwm<=PwmControlif(PwmControl!=PrevPwm)beginDeadTimeCounter<=DeadTime;if(PwmControl)PwmLreg<=0;elsePwmHreg<=0;endelseif(DeadTimeCounter!=0)DeadTimeCounter<=DeadTimeCounter-1;elsebeginif(PwmControl)PwmHreg<=1;elsePwmLreg<=1;endend

参考答案:

生成死区时间

在以下分频器程序中，系统频率clk50m为50MHz则：分频得到的时钟频率为多少？分频得到的时钟占空比为多少？；always@(posedgeclk50m)beginif(count8==7)begincount8<=0;clk_6mhz<=1;endelsebegincount8<=count8+1;clk_6mhz<=0;endend

参考答案:

6.25MHz

1/8

关于以下程序，下列说法中正确的是reg[7:0]CntDis;always@(posedgeClk_50M)beginif(Cnt30>29)beginCntDis[7:4]<=3;CntDis[3:0]<=Cnt30-30;endelseif(Cnt30>19)beginCntDis[7:4]<=2;CntDis[3:0]<=Cnt30-20;endelseif(Cnt30>9)beginCntDis[7:4]<=1;CntDis[3:0]<=Cnt30-10;endelseCntDis<=Cnt30;end

参考答案:

当输入为26时，输出为0010_01