UCC3895芯片内部原理解析

先根据英文Datasheet描述芯片各个引脚的功能。图1UCC3895内部原理框图一、引脚功能表1引脚功能描述引脚名称及序号I/O功能描述ADS11I自适应延迟设定，即用于设定最大、最小可调输出延迟死区时间的比例。CS12I用于逐周限流的电流采样输入以及作为过流比较器输入。CT7I外接晶振定时电容以设定开关频率。UCC3895的晶振通过一个可设定的电流给定时电容充电。DELAB9I在互补输出端设定延迟。DELAB可调整OUTA和OUTB之间的死区时间。DELCD10I在互补输出端设定延迟。DELCD可调整OUTC和OUTD之间的死区时间。EAOUT2I/O误差放大器输出。EAP20I误差放大器的同相输入端，为保证芯片正常工作，此引脚需保持3.6V以下。EAN1I误差放大器的反相输入端，为保证芯片正常工作，此引脚需保持3.6V以下。GND5-除输出级外芯片所有电路的接地端。OUTA18O4个输出，能输出100mA电流的互补MOS驱动器。OUTB17OOUTC14OOUTD13OPGND16-输出级接地端。RAMP3IPWM比较器的反相输入端。REF4O输出电压5V±1.2%，5mA的参考电压。引脚需对GND接一个0.1uF的低ESR、低ESL的电容。使用的电容总容量不能超过1.0uF。RT8I用于设定开关频率的定时电阻引脚。SS/DISB19I软启动/使能，此引脚包含两个独立的功能。SYNC6I/O晶振同步，引脚是即可作输入也可作输出。VDD15I芯片供电输入引脚。VDD需对GND接一个最小为1.0uF的低ESR、低ESL的电容。二、各部分电路原理1.晶振工作原理图2晶振原理框图（1）芯片获得供电前，电容CT电压为0V，上电后U1、U2开始工作，其中U2输入端差模电压>0，因而其输出端为高电平，即触发器TR1的复位端R为高电平,其输出端Q复位为低电平，因此MOS管Q2截止，Q1导通，此时VREF可通过Q1给定时电容CT充电；（2）定时电容CT上的电压以恒定速率（充电电流恒定为8*IRT）开始上升,当电容上升至2.5V时，U1输出端电平由低电平翻转为高电平，即触发器TR1的置位端S为高电平，其输出端Q置位为高电平。此时，Q1截止，Q2、Q3导通，CT的电压迅速被拉低至0.2V以下，使U2输出端由低电平翻转为高电平，重复上述步骤（1）的动作。通过步骤（1）、（2），晶振能输出稳定的方波，维持芯片开关频率的正常。其流程图及时序图见图3、图4图3晶振工作流程图图4晶振时序图2.驱动输出的产生原理TR2、TR3、TR4是具有异步置位、复位端的维持阻塞D触发器，其真值表如下所示：表2D触发器真值表RSCPDQn+1功能10XX0复位01XX1置位11XXX不允许00↑00置000↑11置1000XQn保持芯片正常工作时有：（1）U5、U6、U7的输出都是高电平，所以A4输出低电平。（2）过流保护比较器U4输出低电平。（3）供电正常，基准正常，在SS脚电压没有上升到0.5V前，U5输出低电平，A4输出高电平，触发器TR5被清零，即Q端输出低电平，端输出高电平。随着SS脚电压上升，U5输出高电平，A4输出低电平，TR5状态保持。即芯片正常工作后，TR5保护前一时刻的输出状态始终为Q端输出低电平，端输出高电平。（4）综合（1）（2）（3），或门O1的输出端在正常工作时输出低电平，所以，根据表2，可知TR2的Q端输出低电平，端输出高电平。（5）另外，U3、U9在正常工作时输出都是高电平，因此用1表示。综上所述，可以将正常工作时参与驱动产生的原理框图简化成下图所示：图5正常工作原理框图简化图

为方便理解，忽略DELAYA、B、C、D的延迟功能。图5中，输出驱动OUTA、OUTB的产生仅与TR1有关，而OUTC、OUTD的产生则要复杂许多：首先，误差放大器EAOUT与RAMP比较，产生PWM信号输入至与非门A1的B端；然后，A1输入端的三个信号进行与的比较，产生的输出送至与门A2的B端，A2的B端与TR3的Q端进行与操作，在TR4S产生置位信号；再之，A3的B端（TR3）与A1的输出进行与操作，在TR4R产生复位信号；最后，根据不同时刻的RS，确定OUTC、OUTD信号。在没有正常工作前，TR1S是高电平，根据TR2接法及表2,可知TR2Q是高电平，TR2为低电平，TR3Q高电平，TR3及TR3D为低电平。根据此状态，当TR2S为低电平（即芯片开始有输出）时，其驱动信号产生时序如下图6所示：图6输出时序图（不包含延迟）3.驱动延迟功能的实现原理根据图7，可以推导出DELAB/DELCD的电压值：（1）延迟时间由DELAB/DELCD所接的电阻RDEL及上式（1）的VDEL决定，公式如下：（2）由式（2）可知，电阻RDEL确定，延迟时间由带载情况决定。带载越大，VCS越大，那么VDEL就越大，而延迟时间tDELAY就越小，反之tDELAY越大。根据图5的原理框图可知，与门A9的B、C端存在延迟时，其输出的上升沿是在C端的上升沿开始，下降沿则是在B端的下降沿结束。OUTB则是输出的上升沿是在B端的上升沿开始，下降沿则是在C端的下降沿结束。OUTC、OUTD的死区调整过程与OUTA、OUTB类似。因此，增加死区调整的OUTA、OUTB如下图8所示：图7自适应延迟时间的设定原理框图图8死区调整时序图4.PWM调制原理当电源输出带载增大或减小时，会带导致U2的输出电压上升或下降，此时，芯片占空比会增大或减小，这样就起到了PWM调制的作用。5.异常保护原理保护电路框图见图9.（1）SS引脚拉低保护当SS脚电压被拉低至0.5V以下，U2的输出将被关闭，导致U9输出低电平，进而导致A6~A9输出被迅速关闭，此功能即为SS的Disable功能；同时，SS脚低0.5V时，会使A4输出高电平，进而或门O1输出高电平，TR2为低电平，这样A6~A9输出也会被关闭。（2）供电欠压及参考电压异常保护当供电欠压（<9V）或参考电压欠压（<4V），那么U7或U