第六章中规模通用集成电路及其应用

第六章中规模通用集成电路及其应用第一页，共七十二页，编辑于2023年，星期四集成电路由SSI发展到MSI、LSI和VLSI后，单个芯片的功能大大增强。一般来说，在SSI中仅是基本器件(如逻辑门或触发器)的集成，在MSI中已是逻辑部件(如译码器、寄存器等)的集成，而在LSI和VLSI中则是一个数字子系统或整个数字系统(如微处理器)的集成。第二页，共七十二页，编辑于2023年，星期四根据集成电路规模的大小，通常将其分为SSI、MSI、LSI、VLSI.分类的依据是一片集成电路芯片上包含的逻辑门个数或元件个数。

一．SSI(SmallScaleCIntegration)小规模集成电路

通常指含逻辑门数小于10门(或含元件数小于100个)。

二．MSI(MediumScaleIntegration)中规模集成电路

通常指含逻辑门数为10门～99门(或含元件数100个～999个)。

三．LSI(LargeScaleIntegration)大规模集成电路

通常指含逻辑门数为100门～9999门(或含元件数1000个～99999个)。

四．VLSI(VeryLargeScaleIntegration)超大规模集成电路

通常指含逻辑门数大于10000门(或含元件数大于100000个)。

逻辑门和触发器属于小规模集成电路。第三页，共七十二页，编辑于2023年，星期四采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。

本章知识要点

●

熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功能、外部特性和使用方法。

●

用常用中规模通用集成电路作为基本部件，恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计，有效地实现各种逻辑功能。

第四页，共七十二页，编辑于2023年，星期四6.1二进制并行加法器

一．定义

二进制并行加法器:是一种能并行产生两个二进制数算术和的组合逻辑部件.二．分类

按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。

第五页，共七十二页，编辑于2023年，星期四1.串行进位二进制并行加法器：由全加器级联构成，高位的进位依赖于低位的进位。第六页，共七十二页，编辑于2023年，星期四串行进位二进制并行加法器的特点是：被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。

为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。

第七页，共七十二页，编辑于2023年，星期四2．超前进位二进制并行加法器：由逻辑电路根据输入信号同时形成各位向高位的进位，又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。第八页，共七十二页，编辑于2023年，星期四超前进位二进制并行加法器构成思想如下：

第i位全加器的进位输出函数表达式为

Ci=AiBi+(Ai+Bi)Ci-

1

令

Ai+Bi→Pi

（进位传递函数）

AiBi→Gi

（进位产生函数）

则有

Ci=PiCi-1+Gi

于是，当i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为

C1=P1C0+G1

C2=P2C1+G2=P2P1C0+P2G1+G2

C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3

C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4

第九页，共七十二页，编辑于2023年，星期四由于C1～C4是Pi、Gi和C0的函数，而Pi、Gi又是Ai、Bi的函数，所以，在输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。采用先行进位发生器的并行加法器称为超前进位二进制并行加法器。

第十页，共七十二页，编辑于2023年，星期四三．四位二进制并加法器的外部特性和逻辑符号1.外部特性

典型芯片有四位二进制并行加法器74283，逻辑电路图和逻辑符号如图所示。图中，

A4、A3、A2、A1---二进制被加数；

B4、B3、B2、B1------二进制加数；

F4、F3、F2、F1-----相加产生的和数；

C0----来自低位的进位输入；FC4----向高位的进位输出。

第十一页，共七十二页，编辑于2023年，星期四第十二页，共七十二页，编辑于2023年，星期四四．应用举例

二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。下面举例说明。例6.1用4位二进制加法器74283设计一个4位二进制并行加法/减法器。

第十三页，共七十二页，编辑于2023年，星期四解分析：根据问题要求，设减法采用补码运算，令

A=a4a3a2a1-----为被加数(或被减数)；

B=b4b3b2b1-----为加数(或减数)；

S=s4s3s2s1-----为和数(或差数)；

M为功能选择变量，当M=0时，执行A+B；当M=1时，执行A-B。

由运算法则可归纳出电路功能为

当M=0时，执行a4a3a2a1+b4b3b2b1+0

(A+B)

当M=1时，执行a4a3a2a1+b4b3b2b1+1

(A-B)

于是，可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。第十四页，共七十二页，编辑于2023年，星期四具体实现：将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1输入端，4位二进制数b4b3b2b1通过异或门加到并行加法器的B4B3B2B1输入端。并将功能选择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入端。使之，当M=0时，Ai=ai,Bi=bi,C0=0，加法器实现a4a3a2a1+b4b3b2b1+0(即A+B)当M=1时,Ai=ai,Bi=bi,C0=1,加法器实现a4a3a2a1+b4b3b2b1+1

（即A-B）。其逻辑电路图如图所示。第十五页，共七十二页，编辑于2023年，星期四第十六页，共七十二页，编辑于2023年，星期四例2

用4位二进制并行加法器74283设计一个将8421码转换成余3码的代码转换电路。

解根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上"0"，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如图所示。

第十七页，共七十二页，编辑于2023年，星期四第十八页，共七十二页，编辑于2023年，星期四例6.3见书上P196-198第十九页，共七十二页，编辑于2023年，星期四6.2数值比较器

定义：对A、B两数进行比较，以判断其大小的逻辑电路。典型的中规模集成电路四位数值比较器有7485，其功能表及逻辑图和逻辑符号如图所示。第二十页，共七十二页，编辑于2023年，星期四需要注意的是，仅对4位数进行比较时，应对IA>B、IA<B、IA=B进行适当处理，即IA>B＝IA<B＝0，IA=B＝1。第二十一页，共七十二页，编辑于2023年，星期四第二十二页，共七十二页，编辑于2023年，星期四第二十三页，共七十二页，编辑于2023年，星期四第二十四页，共七十二页，编辑于2023年，星期四第二十五页，共七十二页，编辑于2023年，星期四6.3译码器

本书主要讲二进制译码器

(1)定义

二进制译码器:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。

(2)特点

●二进制译码器一般具有n个输入端、2n个输出端和一个(或多个)使能输入端。

●在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。

第二十六页，共七十二页，编辑于2023年，星期四(3)典型芯片

常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。图所示分别是74138型3-8线译码器的逻辑符号和逻辑电路图。

第二十七页，共七十二页，编辑于2023年，星期四第二十八页，共七十二页，编辑于2023年，星期四该译码器真值表如表所示。由真值表可知，无论A2、A1和A0取何值，输出中有且仅有一个为0，其余都是1。

第二十九页，共七十二页，编辑于2023年，星期四第三十页，共七十二页，编辑于2023年，星期四

解全减器:能实现对被减数、减数及来自相邻低位的借位进行减法运算，产生相减得到的差及向高位借位的逻辑电路。

令：被减数用Ai表示、减数用Bi表示、来自低位的借位用Gi-1表示、差用Di表示、向相邻高位的借位用Gi表示。可得到全减器的真值表如表7.2所示。

例6.5用3-8线译码器74138和适当的与非门实现全减器的功能。第三十一页，共七十二页，编辑于2023年，星期四第三十二页，共七十二页，编辑于2023年，星期四用译码器74138和与非门实现全减器功能时，只需将全减器的输入变量AiBiGi-1分别与译码器的输入A2、A1、A0相连接，译码器使能输入端S1S2S3接固定工作电平，便可在译码器输出端得到3个变量的8个最小项的"非"。根据全减器的输出函数表达式，将相应最小项的"非"送至与非门输入端，便可实现全减器的功能。逻辑电路图如图所示。第三十三页，共七十二页，编辑于2023年，星期四例6.6用译码器和与非门实现逻辑函F(A,B,C,D)=∑m(2,4,6,8,10,12,14)

解给定的逻辑函数有4个逻辑变量，显然可采用上例类似的方法用一个4-16线的译码器和与非门实现。此外，也可以充分利用译码器的使能输入端，用3-8线译码器实现4变量逻辑函数。

用3-8线译码器实现4变量逻辑函数的方法：用译码器的一个使能端作为变量输入端，将两个3-8线译码器扩展成4-16线译码器。用两片74138实现给定函数时，可首先将给定函数变换为第三十四页，共七十二页，编辑于2023年，星期四然后，将逻辑变量B、C、D分别接至片Ⅰ和片Ⅱ的输入端A2、A1、A0，逻辑变量A接至片Ⅰ的使能端S2和片Ⅱ的使能端S1。这样，当输入变量A=0时，片Ⅰ工作，片Ⅱ禁止，由片Ⅰ产生m0～m7；当A=1时，片Ⅱ工作，片Ⅰ禁止，由片Ⅱ产生m8～m15。将译码器输出中与函数相关的项进行"与非"运算，即可实现给定函数F的功能。逻辑电路图如图所示。

第三十五页，共七十二页，编辑于2023年，星期四第三十六页，共七十二页，编辑于2023年，星期四6.4多路选择器

多路选择器(Multiplexer)又称数据选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路。

1.逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。

2.典型芯片

常见的MSI多路选择器有4路选择器、8路选择器和16路选择器。第三十七页，共七十二页，编辑于2023年，星期四书上图6.11(a)、(b)是型号为74153的双4路选择器的逻辑电路图和逻辑符号。该芯片中有两个4路选择器。其中，D0～D3为数据输入端；A1、A0为选择控制端；W、W为互补输出端。四路数据选择器的功能表如表6.5所示。

第三十八页，共七十二页，编辑于2023年，星期四(3)四路数据选择器的输出函数表达式

由功能表可知,当A1A0=00时,W=D0；当A1A0=01时,W=D1；当A1A0=10时,W=D2；当A1A0=11时,W=D3。即在A1A0的控制下,依次选中D0～D3端的信息送至输出端。其输出表达式为

式中，mi为选择变量A1、A0组成的最小项，Di为i端的输入数据，取值等于0或1。

类似地，可以写出2n路选择器的输出表达式

式中，mi为选择控制变量An-1，An-2，…，A1，A0组成的最小项；Di为2n路输入中的第i路数据输入，取值0或1。第三十九页，共七十二页，编辑于2023年，星期四3．应用举例

多路选择器除完成对多路数据进行选择的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。例6.7,6.8见书上P206-207.第四十页，共七十二页，编辑于2023年，星期四6.5计数器

一．概述

1．什么是计数器？计数器：是一种对输入脉冲进行计数的时序逻辑电路，被计数的脉冲信号称作“计数脉冲”。

计数器中的“数”是用触发器的状态组合来表示的，在计数脉冲作用下使一组触发器的状态依次转换成不同的状态组合来表示数的增加或减少，即可达到计数的目的。计数器在运行时，所经历的状态是周期性的，总是在有限个状态中循环，通常将一次循环所包含的状态总数称为计数器的“模”。第四十一页，共七十二页，编辑于2023年，星期四

2．计数器的种类

计数器的种类很多，通常有不同的分类方法。

按其工作方式可分为同步计数器和异步计数器；

按其进位制可分为二进制计数器、十进制计数器和任意进制计数器；

按其功能又可分为加法计数器、减法计数器和加/减可逆计数器等。

3．功能

一般具有计数、保存、清除、预置等功能。

第四十二页，共七十二页，编辑于2023年，星期四二．典型芯片---四位二进制同步可逆计数器74193

第四十三页，共七十二页，编辑于2023年，星期四由表6.7可知，当Cr为高电平时，计数器被清除为“0”；当LD为低电平时，计数器被预置为A、B、C、D端输入的值；当计数脉冲由CPU端输入时，计数器进行累加计数；当计数脉冲由CPD端输入时，计数器进行累减计数。第四十四页，共七十二页，编辑于2023年，星期四例6.9用4位二进制同步可逆计数器74193构成模10加法计数器。解假设计数器的初始状态为Q3Q2Q1Q0=0000，其状态变化序列如下：

根据74193的功能表,可用图所示逻辑电路实现模10加法器的功能。第四十五页，共七十二页，编辑于2023年，星期四图中，LD和CPD接逻辑1，CPU接计数脉冲CP，T4193工作在累加计数状态。当计数器输出由1001变为1010时，图中与门输出为1，该信号接至清除端Cr，使计数器状态立即变为0000，当下一个计数脉冲到达时，再由0000→0001，继续进行加1计数。

第四十六页，共七十二页，编辑于2023年，星期四例6.10见书上P210.第四十七页，共七十二页，编辑于2023年，星期四6.6寄

存

器

寄存器是数字系统中用来存放数据或运算结果的一种常用逻辑部件。

功能：中规模集成电路寄存器除了具有接收数据、保存数据和传送数据等基本功能外，通常还具有左、右移位，串、并输入，串、并输出以及预置、清零等多种功能，属于多功能寄存器。

第四十八页，共七十二页，编辑于2023年，星期四一．典型芯片

中规模集成电路寄存器的种类很多，74194型是一种常用的4位双向移位寄存器。输入端和输出端的功能如表6.8所示。

第四十九页，共七十二页，编辑于2023年，星期四从功能表可知，双向移位寄存器在MB和MA的控制下可完成数据的并行输入、右移串行输入、左移串行输入、保持和清除等五种功能。第五十页，共七十二页，编辑于2023年，星期四寄存器除完成预定功能外，在数字系统中还能用来构成计数器和脉冲序列发生器等。例6.11用74194四位双向移位寄存器构成模4计数器。计数器状态Q0Q1Q2Q3的变化序列为:解由74194的功能表可知，要满足计数状态变化序列，只需将D0D1D2D3接1100，DR与Q3连接，以实现环形计数。其逻辑电路图如图7.27所示。第五十一页，共七十二页，编辑于2023年，星期四该电路工作时，首先令MBMA为11，在时钟作用下将计数器的状态置为1100，然后再使MBMA为01，在计数脉冲作用下，循环右移实现模4计数。

第五十二页，共七十二页，编辑于2023年，星期四6.7只读存储器ROM

只读存储器ROM是一种在正常工作时只能读出、不能写入的存储器。通常用来存放那些固定不变的信息。只读存储器存入数据的过程通常称为编程。

根据编程方法的不同，可分为掩膜编程ROM(简称MROM)和用户可编程ROM(简称PROM)两类。

MROM：存放的内容是由生产厂家在芯片制造时利用掩膜技术写入的。优点是可靠性高，集成度高，批量生产时价格便宜；缺点是用户不能重写或改写，使用不灵活。

PROM：存放的内容是由用户根据自己的需要在编程设备上写入的。最大的优点是使用灵活方便，特别适宜于用来实现各种逻辑功能，属于常用的可编程逻辑器件。

只读存储器ROM属于非易失性存储器，即使切断电源，ROM中存放的信息也不会丢失，因而在数字系统中获得广泛应用。

第五十三页，共七十二页，编辑于2023年，星期四1.只读存储器（ROM）的结构ROM的一般结构，它由地址译码器、存储矩阵和读出电路三部分组成。图中n位地址（A0～An－1）经译码器译出后使2n字线（W0～）中的一条有效，从而在存储矩阵2n个存储单元中选中其中之一。通过被选通单元的m个基本存储电路的位线（D0～Dm－1），即可读出存储单元的内容。对于有n位地址和m位字长的ROM来说，它的存储容量为2n×m位。存储器的容量＝字数×位数ROM的容量由或门阵列来实现。第五十四页，共七十二页，编辑于2023年，星期四第五十五页，共七十二页，编辑于2023年，星期四从组合逻辑的角度来看，ROM是由“与”门阵列和“或”门阵列所组成，其逻辑框图如下：与门阵列用来产生最小项，或门阵列用来将相应的最小项构成逻辑函数，每个输出可以看作是用“最小项之和”形式表示的一个逻辑函数。第五十六页，共七十二页，编辑于2023年，星期四第五十七页，共七十二页，编辑于2023年，星期四用三极管构成的4×4ROM电路第五十八页，共七十二页，编辑于2023年，星期四第五十九页，共七十二页，编辑于2023年，星期四第六十页，共七十二页，编辑于2023年，星期四4×4ROM简化图第六十一页，共七十二页，编辑于2023年，星期四第六十二页，共七十二页，编辑于2023年，星期四6.8可编程逻辑阵列PLA

从实现逻辑函数的角度看，对于大多数逻辑函数而言，并不需要使用全部最小项，尤其对于包含约束条件的逻辑函数，许多最小项是不可能出现的。PROM的“与”阵列固定地产生n个输入变量的全部最小项。因此，PROM的“与”阵列不能获得充分利用而造成硬件浪费，使得芯片面积的利用率不高。为了克服PROM的不足，产省了一种“与”阵列和“或”阵列均可编程的逻辑器件，即可编程逻辑阵列PLA(ProgrammableLogicArray)。

第六十三页，共七十二页，编辑于2023年，星期四1.组合PLA的逻辑