系统结构试验教案

FPGA基础实验一、实验简介本实验旨在使学生学会用FPGA进行简单的输入输出控制，熟悉VerilogHDL硬件描述语言，掌握ISE开发工具，版本为ISE12.4。二、实验目标在完成本实验后，使学生掌握如下内容：（1）掌握Xilinx逻辑设计工具ISE的设计流程；（2）掌握UCF（用户约束文件）的用法和作用；（3）初步掌握使用VerilogHDL硬件描述语言进行简单的逻辑设计；（4）熟悉DigilentGenesysFPGA开发板。三、实验环境本章及后面四章的实验硬件都采用基于XilinxVirtex5LX50T芯片的Genesys开发板。技术参数：XilinxVirtex5LX50TFPGA,1136-pinBGA芯片256MbyteDDR210/100/1000EthernetPHYandRS-232接口多个USB2端口HDMIvideo端子AC-97Codec端子实时电源监控16MbyteStrataFlash™400MHz时钟112I/O扩展端子多路GPIO20W能耗四、实验过程本实验旨在使学生掌握XilinxFPGA的基本开发流程,通过拨码开关控制LED灯。在本实验中，利用VerilogHDL语言描述硬件逻辑,通过ISE工具综合实现,最后下载到FPGA上进行验证。实验步骤如下：1．VerilogHDL语言描述硬件逻辑2．编辑UCF(用户约束文件)3．综合编译硬件设计4．下载验证1、Verilog描述硬件逻辑打开ISE工具进行数字逻辑设计。1）打开ISE工具，新建工程图1-1创建新工程2）选择FPGA型号、综合和仿真工具、推荐描述语言等配置图1-2新工程设置3）新建Verilog模块文件图1-3新建Verilog模块4）定义Verilog模块的I/O端口8个switch作为输入，8个LED作为输出。图1-4设置模块的I/O端口5）编写Verilog代码，8个switch输入端口赋值给led输出端口图1-5编写Verilog代码2、编辑UCF文件UCF文件是用户约束文件的简称，通过编辑UCF文件可以对FPGA设计进行约束。内容可以涉及到时钟约束、群组约束、逻辑管脚约束以及物理属性约束。1）新建用户约束文件图1-6新建用户约束文件2）定义led和switch的逻辑管脚和物理属性约束图1-7编辑UCF文件3、综合编译硬件设计HDL模块和UCF文件已经编辑完成，接下来就是调用ISE工具生成FPGA配置文件，该过程包含了如下两大步骤：第一步：综合(Synthesize)，将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。第二步：实现（Implement）。将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。实现又分为3个步骤：翻译（Translate）逻辑网表，映射（Map）到器件单元与布局布线（Place&Route）。翻译：将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和硬件原语。映射：将设计映射到具体型号的器件上（LUT、FF、Carry等）。布局布线：调用Xilinx布局布线器，根据用户约束和物理约束，对设计模块进行实际的布局，并根据设计连接，对布局后的模块进行布线，产生FPGA/CPLD配置文件。1）在Hierarchy栏中选择led.vtop层文件，在Process栏中双击GenerateProgrammingFile，生成FPGA配置文件，该操作包含了上述提到的综合和实现过程。图1-8生成FPGA配置文件4、下载验证生成的FPGA配置文件位于ISE工程目录下面，即led.bit文件，利用XilinxiMPACT配置工具，通过USB进行下载验证。1）Genesys开发板与5V直流电源连接2）PC机通过USB下载线与XilinxUSB端口连接，打开Genesys电源3）调用iMPACT工具，双击Process栏中的ManageConfigurationProject(iMPACT)图1-9调用iMPACT工具4）进入iMPACT工具，双击左侧栏中的BoundaryScan，然后右键点击右侧窗口，选择InitializeChain，可以扫描到xc5vlx50tFPGA芯片。图1-10边界扫描FPGA芯片5）选择新的配置文件图1-11选择生成的FPGA配置文件6）右键选中FPGA芯片，点击Program进行下载。图1-12配置FPGA7）观察到Genesys开发板上DONELED亮起说明下载成功，通过拨动板上的8个Switch观察8个led的状态

MIPS处理器部件实现A一、实验简介本实验旨在使学生实现MIPS处理器的部件：控制器和ALU。二、实验目标在完成本实验后，使学生掌握如下内容：（1）理解CPU控制器；（2）理解ALU的原理；（3）使用Verilog语言设计CPU控制器和ALU；（4）使用ISim进行行为仿真。三、实验过程本实验旨在使学生掌握掌握MIPS处理器中控制器和ALU的设计。在本实验中，利用VerilogHDL语言描述硬件逻辑实现和仿真CPU控制器和ALU。实验由以下步骤组成：1．CPU控制器的实现2．ALU的实现1．CPU控制器的实现打开ISE工具进行数字逻辑设计。MIPS的基本架构如图1所示，包括Control，ALU这样的组合逻辑单元，也包括如instructionmemory，Datamemory和Registersfile存储单元。本实验主要实现CPUControl和ALU两个部分。图2-1MIPS处理器基本架构CPUControl单元输入为指令的opCode字段，即操作码;以及R指令的funct编码。操作码和Funct编码经过主控制单元的译码，给ALU，DataMemory，Registers，Muxs等部件输出正确的控制信号。图2-2MIPS基本指令格式图2-3控制模块的IO定义注：Jump指令编码是000010，Jump输出信号为1，其他输出信号都为0图2-4OpCode与控制输出的编码关系图2-5Funct，ALUOp与ALUControl编码关系1）打开ISE工具，新建工程图2-6创建新工程2）选择FPGA型号、综合和仿真工具、推荐描述语言等配置图2-7新工程设置3）新建Verilog模块文件图2-8新建Verilog模块4）定义Verilog模块的I/O端口,请参考图2-3。图2-9设置模块的I/O端口5）编写Verilog代码，输入输出的真值表由图2-3和图2-4给出。在Verilog中可以用case或者casex语句来实现。图2-10case语句描述图2-11casex语句描述6）添加Testbench仿真文件进行行为级仿真。右键选中Source窗口，点击NewSource，创建Testbench文件，下一个窗口选择Ctr模块，工具会自动为Ctr创建Testbench模板文件，之后在该文件下添加激励。图2-12创建Testbench文件7）添加激励，即输入信号的控制。图2-13.添加输入信号的激励8）调用ISim进行行为仿真，source窗口上方选择Simulation，Source窗口中选择Ctr_tb文件，然后在Process窗口中选择SimulateBehavioralModel开始仿真。图2-14调用ISim工具9）打开ISim进行仿真，观察波形，查看仿真结果，是否满足当初的设计。如果有错，检查代码，重新仿真。图2-15仿真波形2、ALU的实现ALU是CPU核心的计算单元，实现诸如加，减，或，与等操作。图2-16算术操作的编码1）创建ALU.v文件，整个流程与Ctr模块的创建和调试一样。图2-17ALUVerilog描述2）创建ALU_tb.v测试文件，添加激励信号，进行行为仿真。图2-18添加激励信号3）打开ISim进行仿真，观察波形，查看仿真结果，是否满足当初的设计。如果有错，检查代码，重新仿真。图2-19ALU仿真结果

MIPS处理器部件实现B一、实验简介本实验旨在使学生实现MIPS处理器的部件—Datamemory,Instructionmemory和Registers三大存储器件。二、实验目标在完成本实验后，使学生掌握如下内容：（1）理解CPU的寄存器和内存；（2）使用Verilog语言设计存储器件；（3）使用ISim进行行为仿真。三、实验过程本实验旨在使学生掌握MIPS处理器中内存和寄存器的设计。在本实验中，利用VerilogHDL语言描述硬件逻辑实现和仿真内存和寄存器。实验实验步骤如下：1．Instructionmemory的实现2．DataMemory的实现3．Register的实现4．有符号扩展的实现1、Instructionmemory的实现MIPS的基本架构如图3-1所示，包括Control，ALU这样的组合逻辑单元，也包括如instructionmemory，Datamemory和Registersfile存储单元。本实验主要实现三大存储单元。图3-1MIPS处理器基本架构处理器指令运行过程可以包括取指令、指令译码、执行、内存操作、寄存器回写，这些操作会对三种存储设备进行读或者写，但是不会同时对同一存储设备进行读写。所以为了实现单周期的MIPS，做这样一个设计，InstructionMemory用组合逻辑实现，完成类似于ROM的功能，仅作读操作；而Datamemory和Register的读操作用组合逻辑实现，而写操作用时序逻辑来实现。图3-2MIPS存储设备1）打开ISE工具，新建工程图3-3创建新工程2）选择FPGA型号、综合和仿真工具、推荐描述语言等配置图3-4新工程设置3）创建Data_memory.v文件，其中readmemh用作ROM的初始化使用。图3-5InstructionMemoryVerilog描述4）添加Testbench仿真文件进行行为级仿真。5）添加激励，即输入信号的控制。图3-6添加输入信号的激励6）打开ISim进行仿真，观察波形，查看仿真结果，是否满足当初的设计。如果有错，检查代码，重新仿真。图3-7仿真波形2、DataMemory的实现Datamemory是用来存储运行完成的数据，或者初始化的数据。其中用于控制Datamemory的读写信号，可以由一个信号来控制，高低电平控制读写，即图14所描述的；或者由图1所绘的，分别用两个信号来控制读写。1）创建Data_memory.v文件。图3-8DatameoryVerilog描述2）创建Data_memory_tb.v测试文件，添加激励信号，进行行为仿真。图3-9添加激励信号3）打开ISim进行仿真，观察波形，查看仿真结果，是否满足当初的设计。如果有错，检查代码，重新仿真。图3-10Datamemory仿真结果3、Register的实现MIPS处理器有32个寄存器，每个寄存器均是32bi，用作数据的缓存。1）创建register.v文件。register的设计与Datamemory相似，所以这里不作说明。图3-11registerVerilog描述2）创建register_tb.v测试文件，添加激励信号，进行行为仿真。3）打开ISim进行仿真，观察波形，查看仿真结果，是否满足当初的设计。如果有错，检查代码，重新仿真。

MIPS单周期流处理器实现一、实验简介本实验旨在使学生学会用FPGA实现一个简单的类MIPS单周期处理器。二、实验目标在完成本实验后，使学生掌握如下内容：（1）完成单周期的类MIPS处理器。三、实验过程本实验旨在使学生理解和掌握单周期CPU的设计。本实验建立在前几个实验的基础上，在实验中主要的工作就是重新设计Control模块，以及修改模块间互联的定义。实验步骤如下：1．创建工程2．编写Verilog代码3．仿真测试4．下载验证1、创建工程打开ISE工具进行数字逻辑设计。1）打开ISE工具，新建工程图4-1创建新工程2）选择FPGA型号、综合和仿真工具、推荐描述语言等配置。图4-2新工程设置3）右键点击Hierarchy窗口，选择AddCopyofSource，添加已有的模块，例如Registerfile，SignExtend，DataMemory，InstructionMemory，ALU模块。Top层模块和Control需要重新定义。图4-3添加已有的Verilog模块2、编写Verilog代码单周期处理器的设计，关键是确定数据路径以及确定哪些操作需要时钟，哪些不需要时钟。例如对于DataMemory读和写就需要区别对待。将计算好的数据写到DataMemory需要一个时钟周期来完成。而读Memory的操作，意味着将读到的数据写入到Registerfile，如果读Memory和写Register都需要一个时钟周期，那就无法实现单周期的处理器。所以DataMemory写操作时序逻辑来完成，而读操作用组合逻辑来完成，本实验采用的就是这种方式。当然，还有其他方式来解决多周期修改成单周期，例如快慢两个时钟。图4-4MIPS单周期处理器原理图由于各种变量名比较复杂，需要创建一套命名规则，方便代码的编写和阅读。图4-5中表示了一个套命名规则，可做参考。1）根据图4-4，编辑control模块图4-5控制器端口定义2）根据图4-4，编辑Top层模块，将各个模块互联起来。图4-7Top层模块端口定义3）设计的系统时钟暂定为32MHz，外部时钟是100MHz，需要添加一个DCM进行分频处理，得到32MHz。（布线布局后，请阅读P&Rstatictimingreport，查看最大时钟，要求是输入的时钟一定要低于最大时钟，否则无法正常运行。请思考如何提升时钟频率）4）利用CoreGenerator来生成时钟，右键选中Hierarchy窗口，选择NewSource，左侧框中选择IP，右侧输入文件名。如图4-8所示。图4-8创建DCMIPCore5）选择IPCore类型，这里使用DCM_ADV。如图4-9所示。图4-9选择IPCore类型6）如图4-10和4-11所示，配置DCM时钟参数。图4-10配置DCM图4-11配置输出频率7）在Top模块中调用Clk_genDCM模块。图4-12调用DCM模块3、仿真测试整个处理器设计基本完成，接下来编辑testbench文件，进行行为级的仿真。初始化datamemory、instructionmemory和register三大存储模块。这里仅以初始化instructionmemory为例说明，其他类推即可。该memory用于存储二进制代码。如图13显示，Verilog中调用了系统任务$readmemh将Instruction文件中的数据读入到InstMem数组中。图4-13初始化memory表4-1MIPS测试指令表4-2Datamemory部分数据数据地址数据[0x00000000][0x00000004][0x00000008][0x0000000c][0x00000010][0x00000014][0x00000018][0x0000001c][0x00000020][0x00000024][0x00000028][0x0000002c][0x00000030][0x00000034][0x00000038][0x0000003c]…00000001000000050000000800000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000…2）编写Top层的testbench文件，右键选中Hierachy窗口，选择newsource。如图4-14所示，定义filename为Top_tb，在左侧栏中选择VerilogTestFixture，点击Next，选择Top模块。自动生成Top_tb测试文件。图4-14添加Top_tb仿真测试文件3）添加时钟激励和其他输入信号的初始化。图4-15编辑TestBench文件4）调用ISE自带Isim仿真工具进行仿真，双击SimulateBehavioralModel图4-16调用ISim仿真工具5）添加register模块中的regfile寄存器数组到波形窗口,观察各个寄存器的变化情况，如图4-17所示图4-17添加regfile到波形窗口6）在Console窗口中输入restart；run2000ns，重新进行仿真。观察如图4-18的波形与表1所提供的MIPS指令结果对比。图4-18仿真波形4、下载验证行为级仿真已经通过，那接下来下载到板上进行验证。方法是利用ChipScope工具，抓取FPGA运行过程产生的波形，进行观察分析。1）添加UCF文件，包括物理管脚约束和时钟约束，具体请参考第一章实验。2）配置FPGA综合的参数，右键选择Processes栏中的Synthesize-XTS，点击ProcessProperties，在KeepHierarchy栏中选择Yes。这样做的目的为了综合之后保持原来的信号命名，便于识别。图4-19配置FPGA综合参数3）添加用于抓取波形的ChipScopeIPCore，右键选中Hierarchy窗口，点击Newsource。图4-20添加ChipScopeIPCore4）双击Hierarchy窗口中新建的MIPS_Scope.cdc，配置需要抓取的信号，配置触发的端口数、每个端口的位宽、采样深度和采样方式等。图4-21配置触发参数图4-22配置采样参数5）连接需要抓取的采样信号，以及采样的时钟信号。如图4-23所示，点击ModifyConnections，进入图24所示的窗口，在左下方窗口选择信号，右侧窗口选择需要连接的位置，然后点击MakeConnections。这里主要采样了Instruction[31:0]，PC[9:2]，ALURes[31:0]，DmemRdData[31:0]。注意：在Pattern中输入Instruction*，点击Filter可以搜索到前缀是Instruction的信号，按照NetName排序之后，全部选中，在右侧窗口选择CH:0，点击MakeConnections，32位就同时连上了。图4-23配置连接图4-24选择网络6）配置完之后，开始综合和实现，在process栏中双击GenerateProgrammingFile，生成FPGA配置文件。7）PC机通过USB下载线与XilinxUSB端口连接，打开Genesys电源。8）调用ChipScope工具中的Analyze，双击Process窗口中AnalyzeDesignUsingChipScope。图4-25调用ChipScopeAnalyzer9）进入Analyzer窗口后，点击File下面的JTAG-Chain图标，以打开JTAG链。然后选择DeviceDev:0(FPGA)Configure。图4-26配置FPGA10）选择FPGA配置文件和CDC文件，点击OK，下载配置文件。导入CDC文件的好处是：所观察的信号自动分组命名，方便信号观察。图4-27选择FPGA配置文件和CDC文件11）双击TriggerSetup和Waveform，得到两个窗口。按F5键，开始进行信号采样，采样完毕后可得到如图4-28的波形。图4-28运行波形

MIPS多周期流水化处理器一、实验简介本实验旨在使学生学会用FPGA进行简单的类MIPS多周期流水化处理器设计。二、实验目标在完成本实验后，使学生掌握如下内容：（1）理解CPU的流水化设计；（2）初步认识DataHazard，BranchHazard。三、实验过程本实验旨在使学生掌握5级流水线CPU的设计。本实验建立在前几个实验的基础上，在实验中主要的工作就是重新设计Control模块，以及修改模块间互联的定义。实验步骤如下：1．V创建工程2．编写Verilog代码3．仿真测试4．下载验证1、创建工程打开ISE工具进行数字逻辑设计。1）打开ISE工具图5-1创建新工程2）选择FPGA型号、综合和仿真工具、推荐描述语言等配置。图5-2新工程设置3）右键点击Hierarchy窗口，选择AddCopyofSource，添加已有的模块。例如Registerfile，SignExtend，DataMemory，InstructionMemory，ALU模块。Top层模块和Control需要重新定义。图5-3添加已有的Verilog模块注意：由于在流水线处理下，Datamemory的读和写全部用时序逻辑实现，即读写都需要时钟控制。所以采用使用BRAM来完成设计，使用CoreGenerator来生成。4）添加DmemBcoregen文件，右键选择Source窗口，选择Newsource，输入模块名字，然后选择IP（COREGenerator&ArchitectureWizard）。图5-4使用CoreGenerator生成Datamemory5）IP中选择BlockRAMGenerator。图5-5调用BlockMemoryGenerator6）配置BlockRAM的参数。图5-6选择单端口的RAM图5-7配置BlockMemory宽度和深度图5-8装载BlockRAM初始化文件以及coe文件格式7）在Top模块中添加语句调用BlockRAM。图5-9在Top模块中调用Blockmemory2、编写Verilog代码模块之间插入了4个寄存器，将单周期的处理器操作分成5个周期完成，添加用于控制数据流的控制器，以实现5级流水线，包括Fetch，Decode，Execute，Memory和Writeback。如图5-10。图5-10MIPS5级流水线划分图5-11MIPS5级流水线原理图由于各种变量名比较复杂，需要创建一套命名规则，方便代码的编写和阅读。图5-11中表示了一个套命名规则，可做参考，F表示Fetch级，D表示Decode级，E表示Execute级，M表示Memory级，W表示Writeback级。为了实现流水线设计，控制器所输出的控制信号也需要插入寄存器，以控制数据路径的同步。1）编辑control模块图5-12控制器端口重新定义2）根据图5-11，编辑Top层模块，将各个模块互联起来。图5-13Top层模块端口定义3、仿真测试整个处理器设计完成，接下来编辑testbench文件，进行行为级的仿真。1）初始化datamemory、instructionmemory和register三大存储模块。这里仅以初始化instructionmemory为例说明，其他类推即可。该memory用于存储二进制代码。如图5-14显示，Verilog中调用了系统任务$readmemh将Instruction文件中的数据读入到InstMem数组中。图5-14初始化memory表5-1MIPS测试指令指令地址二进制代码寄存器翻译MIPS汇编指令指令解释[0x00000000][0x00000004][0x00000008][0x0000000c][0x00000010][0x00000014][0x00000018][0x0000001c][0x00000020][0x00000024][0x00000028][0x0000002c][0x00000030][0x00000034][0x00000038][0x0000003c][0x00000040][0x00000044][0x00000048][0x0000004c][0x00000050][0x00000054][0x00000058][0x0000005c][0x00000060][0x00000064][0x00000068][0x0000006c][0x00000070][0x00000074][0x00000078]0x8c0200000x8c0300040x8c0400080x004328200x008230220x006238240x8c0b00000x8c0b00000x8c0b00000x008240250x0082482a0x1000000a0x010950200x8c0b00000x8c0b00000x8c0b00000x8c0b00000x8c0b00000x8c0b00000x8c0b00000x8c0b00000x8c0c0x8c0c0x8c0c0x8c0c0x8c0c0x8c0c0x8c0c0x8c0c0x8c0c0x8c0clw$2,0($0)lw$3,4($0)lw$4,8($0)add$5,$2,$3sub$6,$4,$2and$7,$3,$2lw$11,0($0)lw$11,0($0)lw$11,0($0)or$8,$4,$2slt$9,$4,$2beq$0,$0,40start-0x0000002c]add$10,$8,$9lw$11,0($0)lw$11,0($0)lw$11,0($0)lw$11,0($0)lw$11,0($0)lw$11,0($0)lw$11,0($0)lw$11,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)lw$12,0($0)1:lw$v0,0x0($zero)2:lw$v1,0x4($zero)3:lw$a0,ox8($zero)4:add$a1,$v0,$v15:sub$a2,$a0,$v06:and$a3,$v1,$v07:lw$t3,0x0($zero)8:lw$t3,0x0($zero)9:lw$t3,0x0($zero)10:or$t0,$a0,$v011:slt$t1,$a0,$v012:beq$zero,$zero,start13:add$t2,$t0,$t114:lw$t3,0x0($zero)15:lw$t3,0x0($zero)16:lw$t3,0x0($zero)17:lw$t3,0x0($zero)18:lw$t3,0x0($zero)19:lw$t3,0x0($zero)20:lw$t3,0x0($zero)21:lw$t3,0x0($zero)23:lw$t4,0x0($zero)24:lw$t4,0x0($zero)25:lw$t4,0x0($zero)26:lw$t4,0x0($zero)27:lw$t4,0x0($zero)28:lw$t4,0x0($zero)29:lw$t4,0x0($zero)30:lw$t4,0x0($zero)31:lw$t4,0x0($zero)32:lw$t4,0x0($zero)$2<=1$3<=5$4<=8$5<=$2+$3=6$6<=$4-$2=7$7<=$3and$2=1$11<=1$11<=1$11<=1$8<=$4or$2=9$9<=0$10<=$8+$9=9$11<=1$11<=1$11<=1$11<=1$11<=1$11<=1$11<=1$11<=1$12<=1$12<=1$12<=1$12<=1$12<=1$12<=1$12<=1$12<=1$12<=1$12<=1表5-2Datamemory部分数据数据地址数据[0x00000000][0x00000004][0x00000008][0x0000000c][0x00000010][0x00000014][0x00000018][0x0000001c][0x00000020][0x00000024][0x00000028][0x0000002c][0x00000030][0x00000034][0x00000038][0x0000003c]…000000010000000500000008ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000ffff0000…编写Top层的testbench文件，右键选中Hierachy窗口，选择newsource。如图5-15所示，定义filename为Top_tb，在左侧栏中选择VerilogTestFixture，点击Next，选择Top模块。自动生成Top_tb测试文件。图5-15添加Top_tb仿真测试文件3）添加时钟激励和其他输入信号的初始化。图5-16编辑TestBench文件4）调用ISE自带Isim仿真工具进行仿真，双击SimulateBehavioralModel。图5-17调用ISim仿真工具5）添加register模块中的regfile寄存器数组到波形窗口,观察各个寄存器的变化情况，如图5-18所示图5-18添加regfile到波形窗口在Console窗口中输入restart；run200ns，重新进行仿真。观察如图19的波形可知，$5寄存器的值是0x0000001和$6寄存器的值是0xffffffff；但是通过汇编指令可知，$5寄存器的值应该是0x00000006，$6寄存器的值应该是0x00000007。这是由于流水化处理后，当前指令用到了前面指令尚未计算完成的寄存器值，导致计算结果出错，这就是DataHazard。图5-19Da