双端口RAM的并口设计应用-设计应用

精品文档-下载后可编辑双端口RAM的并口设计应用-设计应用摘要：ＩＤＴ７１３２／７１４２是一种高速２ｋ×８双端口静态ＲＡＭ，它拥有两套完全独立的数据、地址和读写控制线。文中分析了双端口ＲＡＭ（ＤＰＲＡＭ）的设计方案。并以ＩＤＴ７１３２／７１４２为例介绍了双端口ＲＡＭ的时序、竞争和并行通讯接口设计以及雷达仿真平台中的应用。

数据获取及交换是多ＣＰＵ系统的重要组成部分。在这类系统中，数据交换要求的通讯速率往往很高，平均速率一般在１０ｋ左右，有时甚至达１００ｋ以上。传统的并行接口和串行接口设计无论在通信速率，还是在可靠性方面都不易满足要求。而双端口ＲＡＭ则是一个较好的实现方案。它具有通讯速率高、接口设计简单等特点，因而在设计中得到广泛的应用。

１常用双端口ＲＡＭ的结构特点

１．１通用集成电路组成的双端口

采用通用集成电路组成的双端口ＲＡＭ如图１所示。一般的ＲＡＭ只有一套地址总线、数据总线和读写控制线，因此，两端ＣＰＵ芯片的三总线必须经过缓冲隔离才能共享静态ＲＡＭ。具体工作过程是两个ＣＰＵ的地址信号和读写控制信号全中接入仲裁电路，由仲裁电路判断访问双端口ＲＡＭ的ＣＰＵ，并使能相应的总线缓冲器。若两个ＣＰＵ在同一段时间内访问共享的ＲＡＭ的发生竞争，则由仲裁电路迫使后访问的ＣＰＵ处于等待状态，一旦前一个ＣＰＵ访问结束，再由仲裁电路打开缓冲器，以使后一个ＣＰＵ接通ＲＡＭ并进行访问。

该电路的特点是成本低、简单且存储量大，其容量在６４ｋ～１２８ｋ之间。缺点是在两个ＣＰＵ发生竞争时，有一方ＣＰＵ必须等待，因而降低了访问效率。

１．２专用双端口ＲＡＭ芯片

目前市场上有多种专用双端口ＲＡＭ芯片，如ＩＤＴ７１３２／７１４２、ＤＳ１６０９等。这些芯片有两套完全独立的数据线、地址线和读写控制线，因而可使两个ＣＰＵ分时独立访问其内部ＲＡＭ资源。由于双ＣＰＵ同时访问时的仲裁逻辑电路全部集成在双端口ＲＡＭ内部，因而需要用户设计的电路比较简单。双端口ＲＡＭ内一般都有一个总线抢占优先级比较器，只要双ＣＰＵ不同时访问同一存储单元，那么较先送出地址的ＣＰＵ将拥有该单元的本次访问优先权，而另一个ＣＰＵ的地址与读写信号将被屏蔽掉，同时通过“ｂｕｓｙ”引脚告知该ＣＰＵ以使之根据需要对该单元重新访问或撤消访问。

专用双端口ＲＡＭ的优点是通讯速度快，实时性强，接口比较简单，两边ＣＰＵ都可主动进行数据传输；缺点是成本高，需要克服竞争现象。

以上两种技术方案各有优点，在要求存储量较大时，一般采用通用集成电路组成的双端口ＲＡＭ；在通信实时性要求较高的而通信数据量不大时，一般采用专用双端口ＲＡＭ芯片。

在实际应用中，双端口ＲＡＭ与并行接口与串行接口相比，它不仅能利用其两端口异步操作来读写数据，而且可用作多ＣＰＵ微处理系统ＣＰＵ的数据交换接口，从而简化了对各ＣＰＵ之间数据通信规约的要求，提高了系统数据通信处理的可靠性，同时提高了ＣＰＵ之间数据交换的实响应速度。

２ＩＤＴ７１３２／７１４２简介

２．１ＩＤＴ７１３２／７１４２结构与连接方式

ＩＤＴ７１３２／７１４２是高速２ｋ×８双端口静态ＲＡＭ，可提供两个拥有独立的控制总线、地址总线和Ｉ／Ｏ总线端口，允许ＣＰＵ独立访问内部的任何存储单元。当ＣＥ引脚出现下降沿时，选中ＤＰＲＡＭ即可通过控制ＯＥ或Ｒ／Ｗ来访问内部存储单元。ＩＤＴ３２一般被用作８位双端口ＲＡＭ，也可以作为主片与ＤＩＴ７１４２从片构成主从式１６位双端口ＲＡＭ。连接方式如图２所示：

２．２ＩＤＴ７１３２／７１４２时序图

ＩＤＴ７１３２／７１４２的时序如图３所示，它与ＲＡＭ的读写时序非常类似。当ＣＰＵ选中ＤＰＲＡＭ时，ＣＥ引脚出现下降沿，当控制纡ＯＥ为高且Ｒ／Ｗ为低时，ＣＰＵ对内部存储单元进行写操作；而当控制线ＯＥ为低且Ｒ／Ｗ为高时，ＣＰＵ对内部存储单元进行读操作。

２．３竞争现象的处理

当外部ＣＰＵ通过两个端口对双端口ＲＡＭ内部的同一个存储单元进行操作时，系统将出现竞争。这种竞争一般有如一两种模式：

（１）如果两个端口的总线访问地址相同，并先于片选信号ＣＥ有铲，则片内控制逻辑将在ＣＥＬ与ＣＥＲ之间发生竞争。

（２）如果两个端口的片选信号ＣＥ在地址信号有效之前变低，则片内控制逻辑将在地址信号到达时发生竞争。

为避免因竞争而导致的通讯失败，设计者提出了各种解决方案。常见的有三种：

（１）设置标志位：在开辟数据通讯区的同时，可通过软件方法在某个固定存储单元设立标志位。这种方法要求两端ＣＰＵ每次访问双端口ＲＡＭ之前，必须查询、测试和设置标志位，然后再根据标志位的状态决定是否可以访问数据区；有的双端口ＲＡＭ本身就个有专用的一个或多个硬件标志锁存器和专门的测试和设置指令，可直接对标志位进行读／写操作。这种方法通常用在多个处理器共享一个存储器块时。为了保证通讯数据的完整性，在采用这种方法时往往要求每个处理器能对该存储器块进行互斥的存取。

（２）软件查询ＢＵＳＹ引脚状态：双端口ＲＡＭ必须具有解决两个处理器同时访问同一单元的竞争仲裁逻辑功能。当双方址发生冲突时，竞争仲裁逻辑可用来决定哪个端口访问有效，同时取消无效端口的访问操作，并将禁止端口的Ｂｕｓｙ信号置为低电平。因此Ｂｕｓｙ信号可作为处理器等待逻辑的输入之一，即当Ｂｕｓｙ为低电平时，让处理器进入等待状态。每次访问双端口ＲＡＭ时，ＣＰＵ检查ＢＵＳＹ状态以判断是否发生竞争，只有ＢＵＳＹ为高时，对双端口ＲＡＭ的操作才有效。

（３）利用硬件解决竞争：将ＢＵＳＹ信号引入ＲＥＡＤＹ引脚可在发生竞争时使ＢＵＳＹ为低，从而使ＣＰＵ内部总线时序根据ＲＥＡＤＹ引脚状态自动插入ＷＡＩＴ信号并展宽总线，以达到分时访问的目的。对于８０Ｃ１９６ＫＣ和８０９８等ＭＣＳ－９６系列微处理器，利用这种方法便可通过硬件解决竞争问题。

另外，在使用ＢＵＳＹ信号时必须首先将此信号接上拉电阻，其次应在ＢＵＳＹ信号有效期间使处理器保持读写操作经及相应的地址和数据，但是需要说明的是：在ＢＵＳＹ信号变高之前，这种情况下的所有写操作都是无效的，图４所示发生竞争时的时序图。

３ＲＡＭ在雷达仿真平台中的应用

雷达仿真平台是用于雷达操作手训练的仿真设备。该平是一个由计算机、主控ＣＰＵ（８０Ｃ１９６ＫＣ）、手轮控制ＣＰＵ（８０９８）等组成的多机系统。在主控ＣＰＵ判断目标是否进入雷达波瓣作用范围时，必须将目标理想诸元与雷达的高低角和方位角做比较。在雷达仿真平台中，雷达的高低角和方位角是通过对高低手轮和方位手轮的轴角转换而获得的。主控ＣＰＵ每隔２０ｍｓ就向手轮控制ＣＰＵ发送模拟目标的高低角、方位角、距离以及目标属性等多组数据（共２００字节），同时接收手轮控制ＣＰＵ的数据。为了加快通迅速度，简化通讯，提高通信的实时性指标，系统要用了双端口ＲＡＭ（ＤＰＲＡＭ）ＩＤＴ７１３２／７１４２来进行ＣＰＵ之间的数据交换。具体电路见图５。

８０Ｃ１９６ＫＣ和８０９８均有ＲＥＡＤＹ引脚，通过８０Ｃ１９６ＫＣ和８０９８的时序可知，当ＲＥＡＤＹ引脚出现低电平时，ＣＰＵ可自动插入ＷＡＩＴ等待周期，以延长读写和片选信号，因此，设计时将８０Ｃ１９６ＫＣ和８０９８的ＲＥＡＤＹ引脚与ＩＤＴ７１３２／７１４２的ＢＵＳＹ引脚相连就可在发生竞争时，自动使８０Ｃ１９６ＫＣ或８０９８处于等待状态。

在资源分配方面，该设计还划分了电视跟踪数据区、雷达跟踪数据区、