组成原理课后习题答案

本文格式为Word版，下载可任意编辑——组成原理课后习题答案授课教材课后习题答案

第一章计算机系统概论

1．比较数字计算机和模拟计算机的特点。

答：模拟计算机的特点是数值由连续量来表示，运算过程也是连续的，它用电压表示数据，采用电压组合和测量值的计算方式，盘上连线的控制方式。数字计算机的主要特点是按位运算，并且不连续地跳动计算，它用数字0和1表示数据，采用数字计数的计算方式，程序控制的控制方式。数字计算机与模拟计算机相比，精度高，数据存储量大，规律判断能力强。2．数字计算机如何分类？分类的依据是什么？

答：数字计算机可分为专用计算机和通用计算机，是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。通用计算机又可分为巨型机、大型机、中型机、小型机、微型机、单片机。

3．数字计算机有哪些主要应用？

答：数字计算机的主要应用有：科学计算、自动控制、测量和测试、信息处理（事务处理、管理应用）、教育和卫生、家用电器、人工智能等。

4．冯.诺依曼型计算机的主要设计思想是什么？它由哪些主要组成部分？

答：将解题的程序（指令序列）存放在存储器中称为存储程序，而控制器依据存储的程序来控制全机协调地完成计算机任务叫做程序控制，存储程序并按地址顺序执行是冯.诺依曼型计算机的主要设计思想，也是机器自动工作的关键。它由运算器，控制器，存储器，接口及I/O设备组成。

5．什么是存储容量？什么是单元地址？什么是数据字，什么是指令字？

答：存储器所有存储单元的总数称为存储器的存储容量。存储器是由大量存储单元组成的，每个存储单元都有编号，称为单元地址。由于计算机使用的信息既有指令又有数据，假使某字代表要处理的数据，称为数据字。假使某字为一条指令，称为指令字。6．什么是指令？什么是程序？

答：每一个基本操作称为一条指令，而解算某一问题的一串有序指令序列，称为程序。7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？

答：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据，在空间上，从内存中取出指令送控制器，而执行周期从内存从取的数据送运算器、往内存写入的数据也是来自于运算器。8．什么是内存？什么是外存？什么是CPU？什么是适配器？简述其功能。

答：内存是指计算机内的半导体存储器，包括ROM和RAM。ROM用来存放监控程序和一些不变的数据表格，RAM存放正在运算的程序和正在处理的数据，外存寻常指的是硬盘、磁盘、磁带、光盘存储器等，用于存放暂不运行的程序和暂不处理的数据。CPU是运算器和控制器的合称，适配器是指连接主机与外设一个中间电路，也叫接口，其作用相当于一个转换器，保证外设与主机要求的相适应的形式发送和接收信息。9．计算机的系统软件包括哪几类？说明它们的用途。

答：计算机的软件包括系统软件和应用软件。系统软件用来简化程序设计，简化使用方法，提高计算机的使用效率，发挥和扩大计算机的功能及用途。它可分为四类：（1）各种服务性程序，如诊数据程序、排错程序、练习程序等；（2）语言程序，如汇编程序、编译程序、解释程序等；（3）操作系统；（4）数据库管理系统（DBMS）。而应用软件是用户利用计算机来解决某些问题而编制的程序，如工程设计程序，数据加工程序，自动控制程序，企业管理程序、情报检索程序、科学计算程序等。10．说明软件发展的蜕变过程。

答：在早期的计算机中，人们是直接用机器语言来编写程序的，这种程序称为手编程序或目的程序；后来，为了编写程序便利和提高使用效率，人们使用助记符来编写程序，称为汇编程序；为了进一步实现程序自动化和便于程序交流，使不熟悉具体计算机的人也能很便利地使用计算机，人们又创造了算法语言，用算法语言编写的程序称为源程序，源程序通过编译系统产生编译程序，也可通过解释系统进行解释执行；随着计算机技术的日益发展，人们又创造出操作系统；随着计算机在信息处理、情报检索及各种管理系统中应用的发展，要求大量处理某些数据，建立和检索大量的表格，于是产生了数据库管理系统。11．现代计算机系统如何进行多级划分？这种分级观点对计算机设计会产生什么影响?

答：现代计算机系统可分为五个层次，第一级是微程序设计级；其次级是一般机器级；第三级是操作系统级；第四级是汇编语言级；第五级是高级语言级。其中前二级是硬件系统、后两级是软件系统对硬件系统的功能扩展，第三级是可以说是软件与硬件的一个交界面。这种分级不是绝对的，也不是惟一的，譬如随着大规模集成电路和固件的发展，硬件的功能在不断往上层延伸。而且，不同的硬件结构，其层次也不同，如硬布线控制器的计算机，就没有微程序级。

12．为什么软件能够转化为硬件？硬件能够转化为软件？实现这种转化的媒介是什么？答：随着大规模集成电路和计算机系统结构的发展，实体硬件机的功能范围不断从一、二级向三、四级扩展，原因有：

(1)容量大、价格低、体积小、可改写的只读存储器提供了软件固化的良好物质基础，固件即固化的软件，从功能上讲是软件，从形态上看又是硬件。

(2)在一片硅单晶芯片上制作繁杂的规律电路已实际可行，这又为扩大指令功能提供了相应的技术手段，而且成本降低使实用成为可能。因此，传统的软件今后有可能“固化〞甚至“硬化〞而变成硬件，而在不追求高速处理时为了降低硬件成本，也可以用软件来模拟硬件的功能。

13．“计算机应用〞与“应用计算机〞在概念上等价吗？用学科角度和计算机系统的层次结构来说明你的观点。答：计算机应用是一个学科的名词，它包含计算机网络、信息管理、数据库技术、人工智能、计算机辅助设计等多个领域，而应用计算机，是从计算机层次结构的角度来看，不同的应用者，应用的方法和目标是不同的，如CPU的设计者是在微程序级应用计算机，目的是为后面的应用者提供功能强大的指令系统、而操作系统的设计者是在汇编语言级应用计算机，目的是扩展硬件功能，为后面的应用者提供良好的操作环境和手段。

其次章运算方法和运算器

1．写出以下各数的原码、反码、补码表示（用8位二进制数），其中MSB是最高位（又是符号位），LSB是最高位。假使是小数，小数点在MSB之后；假使是整数，小数点在LSB之后。

(1)-35/64(2)23/128(3)–127(4)用小数表示-1(5)用整数表示-1解：(1)-35/64=-0.100011

原码1.1000110反码1.0111001补码1.0111010

(2)23/128=0.0010111

原码0.0010111反码0.0010111补码0.0010111(3)–127=1111111

原码11111111反码10000000补码10000001(4)用小数表示-1

补码1.0000000（原码和反码不存在）(5)用整数表示-1

原码10000001反码11111110补码111111111

2．设[x]补＝a0.a1a2?a6其中ai取0或1，若要x>-0.5,求a0，a1，a2，?，a6的取值。

解：[x]补=a0.a1a2?a6解法一：

（1）（1）若a0=0,则x>0,也满足x>-0.5

此时a1→a6可任意

（2）（2）若a0=1,则x-0.5,需a1=1

即a0=1,a1=1,a2→a6有一个不为0

解法二：

-0.5=-0.1(2)=-0.100000=1,100000

（1）（1）若x>=0,则a0=0,a1→a6任意即可

[x]补=x=a0.a1a2?a6

（2）（2）若x-0.5

只需-x0

[-x]补=-x,[0.5]补=01000000即[-x]补B．直接补码阵列

C．带求补器的补码阵列

[x]补=100001,[y]补=100101乘积符号位单独运算1⊕1＝0

尾数部分算前求补输出│X│＝11111，│y│＝11011

8．用原码阵列除法器计算x÷y。（1）x=0.11000y=-0.11111（2）x=-0.01011y=-0.11001解：

(1)符号位Sf=0⊕1=1

去掉符号位后：[y’]补=00.11111[-y’]补=11.00001[x’]补=00.11000

(2)符号位Sf=1⊕0=1

去掉符号位后：[y’]补=00.11001

9．设阶码3位，尾数6位，按浮点运算方法，完成以下取值的[x+y],[x-y]运算。

-011-010

（1）x=2*0.100101y=2*（-0.011110）

-101-100

（2）x=2*（-0.010110）y=2*(0.010110)

解：设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则它们的浮点表示分别为：

题(1)[x]浮=11101,0.100101[y]浮=11110,1.100010求和

(1)(1)求阶差并对阶

ΔE=Ex-Ey=[Ex]补-[Ey]补=[Ex]补+[-Ey]补=11101+00010=11111即ΔE为-1，x阶码小，应使Mx右移1位，Ex加1[x]浮=11110,0.010010(1)(2)(2)尾数求和

0.010010(1)+1.1000101.110100(1)(3)(3)规格化

可见尾数运算结果的符号位与最高位一致，应执行左规格化处理，每左移尾数一次，相应阶码减1，所以结果尾数为1．010010，阶码为11100(4)(4)舍入处理对此题不需要。(5)(5)判溢出

阶码两符号位为11，不溢出，故最终结果为[x]浮+[y]浮=11100，1.010010真值为2-100*(-0.101110)求差

(2)尾数求差

0.010010(1)+0.0111100.110000(1)

[x]浮－[y]浮=11100，0.110001真值为2-100*0.110001

题(2)[x]浮=11011,1.101010[y]浮=11100,0.010110

求和

(1)(1)求阶差并对阶

ΔE=Ex-Ey=[Ex]补-[Ey]补=[Ex]补+[-Ey]补=11011+00100=11111即ΔE为-1，x阶码小，应使Mx右移1位，Ex加1[x]浮=11100,1.110101(0)(2)(2)尾数求和

1.110101(0)+0.0101100.001011(0)(3)(3)规格化

可见尾数运算结果的符号位与最高位一致，应执行左规格化处理，每左移尾数一次，相应阶码减1，所以结果尾数为0.101100，阶码为11010(4)(4)舍入处理对此题不需要。(5)判溢出

阶码两符号位为11，不溢出，故最终结果为[x]浮+[y]浮=11010，0.101100真值为2-110*(0.101100)求差

(2)尾数求差

1.110101(0)+1.1010101.011111(0)

[x]浮－[y]浮=11100，1.011111

-110

真值为2*-0.100001

10.设数的阶码为3位，尾数6位，用浮点运算方法，计算以下各式（1）（23×13/16）×[24×（－9/16）]

-23

（2）（2×13/32）÷（2×15/16）解：(1)Ex=0011,Mx=0.110100

Ey=0100,My=0.100100Ez=Ex+Ey=0111

6

规格化：=2*0.1110101Mx*My0.1101*0.10010110100000000000110100000001110101(2)(2)Ex=1110,Mx=0.011010Ey=0011,My=0.111100

Ez=Ex-Ey=1110+1101=1011[Mx]补=00.011010

[My]补=00.111100,[-My]补=11.000100

00011010+[-My]1100010011011110010111100+[My]00111100111110000.011110000+[My]00111100001011000.0101011000

+[-My]11000100000111000.01100111000+[-My]11000100111111000.011011111000+[My]00111100001101000.0110101101000+[-My]1100010000101100-60.01101商=0.01101余数=0.101100*211.某加法器进位链小组信号为C4C3C2C1，低位来的进位信号为C0，请分另按下述两种方法写出C4C3C2C1规律表达式：（1）串行进位方式（2）并行进位方式解：

4位加法器如上图，Ci?AiBi?AiCi?1?BiCi?1?AiBi?(Ai?Bi)Ci?1?AiBi?(Ai?Bi)Ci?1

(1)串行进位方式

C1=G1+P1C0其中：G1=A1B1P1=A1⊕B1（A1＋B1也对）C2=G2+P2C1G2=A2B2P2=A2⊕B2C3=G3+P3C2G3=A3B3P3=A3⊕B3C4=G4+P4C3G4=A4B4P4=A4⊕B4

(2)并行进位方式

C1=G1+P1C0

C2=G2+P2G1+P2P1C0

C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0

12.某机字长16位，使用四位74181组成ALU，设最低位序号标注为第0位，要求：（1）写出第5位的进位信号C5的规律表达式。

（2）若用一片74182构成二级组间先行进位，请画出规律图。解：

(1)组成最低四位的74181进位输出为：

C4=Cn+4=G+PCn=G+PC0，C0为向第0位进位

其中，G=y3+y2x3+y1x2x3+y0x1x2x3，P=x0x1x2x3，所以C5=y4+x4C4

C6=y5+x5C5=y5+x5y4+x5x4C4

(2)设标准门延迟时间为T，“与或非〞门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非〞门，故产生C0的最长延迟时间为T+2*1.5T=4T

(3)最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非〞门（产生控制参数x0,y0,Cn+4），其次、三片74181共2级反相器和2级“与或非〞门（进位链），第四片74181求和规律（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：

t0=3*1.5T+2T+2*1.5T+1.5T+3T=14T

13．现用通用函数发生器和其他门电路组成一个32位字长并采用辅助函数的三级先进位并行加法器，最低位下标为1，最高位下标为32，要求：（1）写出附加进位链的与或规律表达式。（2）设状态寄放器有4位：V（溢出置位）、Z（结果全零置位）、C（进位置位）、S（结果为负置位）、写出它们的规律表达式。解：（略）

14．余3码编码的十进制加法器规则如下：两个一位十进制数的余3码相加，假使无进位，

则从和数中减去3（加上1101）；如结果有进位，则得和数和余3码。试设计余3码编码的十进制加法器单元电路。

解：设余三码编码的两个运算数为Xi和Yi，第一次用二进制加法求和运算的和数为Si’，

进位为Ci+1’，校正后所得的余三码和数为Si，进位为Ci+1，则有：Xi=Xi3Xi2Xi1Xi0Yi=Yi3Yi2Yi1Yi0

Si’=Si3’Si2’Si1’Si0’

si3Ci+1si2FAsi1FA+3Vsi0十进校正FAFAsi3'FAXi3Yi3FAsi2'FAsi1'FAsi0'二进加法Xi2Yi2Xi1Yi1Xi0Yi0

当Ci+=1时，Si=Si’+0011并产生Ci+1当Ci+=0时，Si=Si’+1101

根据以上分析，可画出余三码编码的十进制加加法器单元电路如下图。

15．现给定的芯片只有与或非门和非门，请设计一个行波进位加法器，要求进位链传递时间最短，规律图只画出4位即可。解：（略）

16．设计一个带有原码阵列乘法（使用芯片）和原码阵列除法（使用芯片）的定点运算器。解：（略）

第三章存储系统

1.设有一个具有20位地址和32位字长的存储器，问(1)该存储器能存储多少字节的信息？

(2)假使存储器由512K*8位SRAM芯片组成，需要多少片？(3)需要多少位地址作芯片选择？

220*328?4M字节解：

(1)

?2*4?8片1024K*32(2)512K*8

(3)只需1位地址作片选

2．已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K*l6位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问；(1)若每个模块板为1024K*64位，共需几个模块板?(2)每个模块板内共有多少DRAM芯片?

(3)主存共需多少DRAM芯片?CPU如何选择各模块板?

22620*64*64解：(1)2?2?64个模块210206?16*648(2)每个模块板共有2*2*16片每个模块要16个DRAM芯片

(3)主存共需64*16=1024个芯片，CPU可用高6位地址经译码后作为模块板选择信号3．用16K*8位的DRAM芯片构成64K*32位存储器，要求：(1)画出该存储器的组成规律框图。

(2)设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?

解：(1)根据题意，存储总容量为64KB，故地址总线需16位。现使用16K*8位DRAM芯片，

共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成规律图如下图，其中使用一片2：4译码器。

(2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，假使采用集中刷新，有64us的死时间，确定不行,假使采用分散刷新，则每1us只能访存一次，也不行,所以采用异步式刷新方式。

假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128=15.625us，可取刷新信号周期15.5us,刷新一遍所用时间＝15.5us×128＝1.98ms

4．有一个1024K*32位的存储器，由128K*8位的DRAM芯片构成。问：(1)总共需要多少DRAM芯片?(2)设计此存储体组成框图。

(3)采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少?

1024K*32

解：(1)128K*8(2)

?32片

A0-A16CPUD0-D31Y1A-AY2Y3Y4Y5Y6Y7Y83:8译码器1719

(3)假使选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的2048个存储元同

时进行刷新，即在8ms内进行512个周期。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式，或按8ms/512=15.5us刷新一次的异步刷新方式。

5．要求用256K*l6位SRAM芯片设计1024K*32位的存储器。SRAM芯片有两个控制端：当CS有效时，该片选中。当W/R＝1时执行读操作，当W/R=0时执行写操作。解：所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。由此可用位并联方式与地址串联方式相结合的方法组成组成整个存储器，共8片RAM芯片，并使用一片2：4译码器。其存储器结构如下图。

A19A18Y0Y1Y2Y3CS0~CS3D31-D16(高16位)CS0256k*16CS1W/RCS2CS3CPUA17-A16256k*16W/RCS0CS1CS2CS3D15-D0(低16位)W/R6．用32K*8位的EPROM芯片组成128K*16位的只读存储器，试问：(1)数据寄放器多少位?(2)地址寄放器多少位?

(3)共需多少个EPROM芯片?(4)画出此存储器组成框图。

解：(1)系统16位数据，所以数据寄放器16位

17

(2)系统地址128K＝2，所以地址寄放器17位(3)共需要8片(4)组成框图如下

7．某机器中，已知配有一个地址空间为0000H—3FFFH的ROM区域。现在再用一个RAM芯片(8K*8)形成40K*l6位的RAM区域，起始地为6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址总线为A15—A0，数据总线为D15—D0，控制信号为R/W(读/写)，MREQ(访存)，要求：

(1)画出地址译码方案。

(2)将ROM与RAM同CPU连接。解：(1)组内地址用A12~A0

(2)小组译码器使用3：8译码器

(3)RAM1~RAM5各用两片8K*8的芯片位并联连接

A0-A12ROMRAM8K*8RAM8K*8RAM8K*8RAM8K*8RAM8K*8D0-D15CPURAM8K*8RAM8K*8RAM8K*8RAM8K*8RAM8K*83:8译码器

8．设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交织方式进行组织。存储周期T＝lOOns，数据总线宽度为64位，总线传送周期，τ=50ns。求：顺序存储器和交织存储器的带宽各是多少?

解：顺序存储器和交织存储器连续读出m=8个字的信息总量都是：

q=64位*8=512位

顺序存储器和交织存储器连续读出8个字所需的时间分别是：

t1=mT=8*100ns=8*10-7s

t2?T?(m?1)??100ns?7*50ns?450ns?4.5*10?7A13-A15顺序存储器和交织存储器的带宽分别是：

W1?q/t1?512?(8*10?7ns

)?64?10[位/s])?113.8?10[位/s]

77W2?q/t2?512?(4.5*10?79．CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均访问时间。

解：cache的命中率

H?r?NcNc?NmTc?24040?24202420?80?0.968

Tm?6cache/主存系统效率e为

r?(1?r)H平均访问时间Ta为

e?1*100%?16?(1?6)*0.968*100%?86.2%

e0.862ns

10．已知cache存储周期40ns，主存存储周期200ns，cache／主存系统平均访问时间为50ns，求cache的命中率是多少?

解：已知cache／主存系统平均访问时间ta=50ns，而ta=h*tc+(1-h)*tm；

所以h*tc+tm-h*tm=50ns,(tc-tm)*h=50-tm

h=(50-tm)/(tc-tm)=(50-200)/(40-200)=150/160=93.75%

11．主存容量为4MB，虚存容量为1GB，则虚拟地址和物理地址各为多少位?如页面大小为4KB，则页表长度是多少?

解：主存容量为4MB，则物理地址是22位，

虚存容量为1GB，则虚拟地址是30位

301218

如页面大小为4KB，则页表长度是2/2=2=256K12．假设可供用户程序使用的主存容量为200KB，而某用户的程序和数据所占的主存容量超过200KB，但小于规律地址所表示的范围。请问：具有虚存与不具有虚存对用户有何影响?答：没有虚存，则该程序不可能运行，由于在没有虚存的系统中要运行程序时必需将程序及其要处理的数据整体调入主存，而该程序和数据的容量超过了主存的实际容量。在具有虚存的系统中，则该程序可正常运行，由于有了虚存技术，在运行程序时，系统不是将要运行程序及其要处理的数据整体调入主存，而是采用页式、段式或段页式，将要运行的程序逐页、逐段、或逐段逐页地从外存调入主存，这样即使程序大于实际的主存容量，也可以正常运行。13．某计算机采用四体交织存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种状况中（执行的指令数相等），程序运行的时间是否相等。（1）循环程序由6条指令组成，重复执行80次。（2）循环程序由8条指令组成，重复执行60次。

解：设取指周期为T，总线传送周期为τ，指令执行时间为t0(1)t=(T+5τ+6t0)*80=80T+400τ+480t0(2)t=(T+7τ+8t0)*60=60T+420τ+480t0所以不相等。

14．假设主存只有a，b，c三个页框，组成a进b出的FIFO队列，进程访问页面的序列是0，l，2，4，2，3，0，2，1，3，2号。用列表法求采用LRU替换策略时的命中串。解：页面命中01242302132访问率序列Ta?Tc?40ns?46.4nsabc01021042124320322012312231命中15．从以下有关存储器的描述中，选择出正确的答案：A．多体交织存储主要解决扩展容量问题。B．访问存储器的请求是由CPU发出的。

C．cache与主存统一编址，即主存空间的某一部分属于cache。D．cache的功能全由硬件实现。答：D

14命中30命中3/11=27.3%16．从以下有关存储器的描述中，选择出正确的答案：

A．在虚拟存储器中，外存和主存以一致的方式工作，因此允许程序员用比主存空间大得多的外存空间编程。

B．在虚拟存储拟器中，规律地址转换成物理地址由硬件实现的，仅在页面失效时才由操作系统将被访问页面从外存调到内存，必要时还要先把被淘汰的页面内容写入外存。

C．存储保护的目的是：在多用户环境中，既要防止一个用户程序出错而破坏系统软件或其他用户程序，又要防止一个用户访问不是分派给他的主存区，以达到数据安全和保密的要求。答：C

第四章第四章指令系统

1．ASCII码是7位，假使设计主存单元字长为32位，指令字长为12位，是否合理？为什么？

答：不合理。指令最好半字长或单字长，设16位比较适合。一个字符的ASCII是7位，假使设计主存单元字长为32位，则一个单元可以放四个字符，这也是可以的，只是在存取单个字符时，要多花些时间而已，不过，一条指令至少占一个单元，但只占一个单元的12位，而另22位就浪费了，这样看来就不合理，由于寻常单字长指令好多，浪费也就很大了。2．假设某计算机指令长度为20位，具有双操作数、c操作数、无操作数三类指令形式，每个操作数地址规定用6位表示，问：

若操作码字段固定为8位，现已设计出m条双操作数指令，n条无操作数指令，在此状况下，这台计算机最多可以设计出多少条单操作数指令？

8

答：字长20位，每个操作数6位，操作码固定为8位，则总指令条数为2=256条，其中设计出双操作数指令m条、无操作数指令n条，则单操作数指令应为256-m-n条。3．指令格式结构如下所示，试分析指令格式及寻址方式特点。1510987430OP-目标寄放器源寄放器答：该指令格式及寻址方式特点有：(1)(1)单字长二地址指令。(2)(2)操作码字段OP可以指定26=64条指令。(3)(3)源和目标都是通用寄放器（可分指向16个寄放器）所以是RR型指令，

即两个操作数均在寄放器中。

(4)(4)这种指令结构常用于RR之间的数据传送及算术规律运算类指令。4．指令格式结构如下所示，试分析指令格式及寻址方式特点。1510987430OP源寄放器变址寄放器偏移量（16位）答：该指令格式及寻址方式特点如下：(1)(1)双字长二地址指令，用于访问存储器。(2)(2)操作码字段OP可以指定26=64种操作。

(3)(3)RS型指令，一个操作数在通用寄放器（共16个），另一个操作数在主存中。(4)(4)有效地址可通过变址寻址求得，即有效地址等于变址寄放器（共16个）内

容加上位移量。

5．指令格式结构如下所示，试分析指令格式及寻址方式特点。1512119865320OP寻址方式寄放器寻址方式寄放器

源地址目标地址

答：该指令格式及寻址方式特点如下：(1)(1)该指令为单字长双操作数指令，源操作数和目的操作数均有寻址方式和

寄放器构成，寄放器均有8个，寻址方式均有8种。

(2)(2)根据寻址方式的不同，指令可以是RR型、RS型、也可以是SS型；

(3)(3)由于OP为4位，所以可以有最多功能16条指令。

6．一种单纯地址指令格式如下所示，其中为I间接特征，X为寻址模式，D为形式地址，I、X、D组成该指令的操作数有效地址E，设R为变址寄放器，R1为基值寄放器，PC为程序计数器，请在下表中第一列位置填入适当的寻址方式名称。寻址方式名称IX有效地址E①②③④000000011011E=DE=（PC）+DE=（R）+DE=（R1）+D⑤100E=(D)⑥110E=((R1)+D)，D=0答：①直接寻址②相对寻址③变址寻址④基址寻址⑤间接寻址⑥先基址后间接寻址

7．某计算机字长为16位，主存容量为64K字，采用单字长单地址指令，共有40条指令。试采用直接、马上、变址、相对四种寻址方式设计指令格式。

答：根据题意，40种指令至少需6位OP；四种寻址方式至少需用2位表示；主存为640K，则地址需要20位，而机器字长为16位，所以只能用分段方式来实现，设段寄放器为16位，作为段内地址的位移量可以在指令指定的寄放器中，可设计如下格式：15109870OPX(2)D(8)X=00直接寻址方式E=DX=01马上寻址方式

X=10变址寻址方式E=（R）+DX=11相对寻址方式E=（PC）+D

8．某机字长为32位，主存容量为1M，单字长指令，有50种操作码，采用页面寻址、马上、直接等寻址方式。CPU中有PC，IR，AR，DR和16个通用寄放器，页面寻址可用PC高位部分与形式地址部分拼接成有效地址。问：(1)指令格式如何安排?

(2)主存能划分成多少页面?每页多少单元?(3)能否增加其他寻址方式?

答：方法一(1)根据题意，50种操作码至少需6位OP；寻址方式可用2位分别表示最多4种寻址方式；寄放器16个源操作数和目的操作数各用4位，因机器字长为32位，固还剩16位可表示形式地址D

3126252423201916150OP寻址源寄放器目的寄放器D(2)用PC高16位形成主存256个页面，主存能分成64K页面，每页64K(3)可以增加一种寻址方式，如寄放器寻址或寄放器间接寻址。方法二(1)50种操作码占6位，3种寻址方式占2位OP（6）X（2）D（24）X=00页面寻址方式E=PCH-DX=01马上寻址方式

X=10直接寻址方式E=D

1M(2)PC高8位形成主存256个页面，每页256个单元

(3)寻址模式X=11尚未使用，故可增加一种寻址方式。由于CPU中给定的寄放器中尚可使用PC，故可增加相对寻址方式，其有效地址E=PC+D，如不用相对寻址，还可使用间接寻址，此时有效地址E=（D）。当位移量变成23位时，寻址模式变成3位，可有更多的寻址方式。

?4K9．设某机字长为32位，CPU中有16个32位通用寄放器，设计一种能容纳64种操作的指令系统。假使采用通用寄放器作基址寄放器，则RS型指令的最大存储空间是多少?

答：根据题意，64种操作至少需6位OP；四种寻址方式至少需用2位表示；寄放器16个源操作数和目的操作数各用4位，因机器字长为32位，固还剩16位可表示形式地址D3126252423201916150OP寻址源寄放器目的寄放器D假使采用通用寄放器作基址寄放器，由于寄放器为32，位所以RS型指令可寻址空间最大可32

达2单元。

10．设计一个串联堆栈的规律电路。（略）11．设计一个存储器堆栈的规律电路。（略）

12．将表4．7的指令系统改造成二地址格式的指令系统。（略）

13．具有通用寄放器的某机有加法指令、减法指令，指令格式及功能与SPARC一致，且Ro的内容恒为零。现要将R2的内容清除，该如何实现?（略）14．从以下有关RISC的描述中，选择正确答案。

A．采用RISC技术后，计算机的体系结构又恢复到早期的比较简单的状况。

B．为了实现兼容，新设计的RISC，是从原来CISC系统的指令系统中挑拣一部分实现的。C.RISC的主要目标是减少指令数。

D．RISC没有乘、除法指令和浮点运算指令。答：C

15．根据操作数所在位置，指出其寻址方式(填空)：(1)操作数在寄放器中，为(A)寻址方式。(2)操作数地址在寄放器，为(B)寻址方式。(3)操作数在指令中，为(C)寻址方式。

(4)操作数地址(主存)在指令中，为(D)寻址方式。

(5)操作数的地址，为某一寄放器内容与位移量之和，可以是(E，F，G)寻址方式。答：(1)(寄放器)(2)(寄放器间接)

(3)(马上)(4)(直接)(5)(基址、变址、相对)

第五章第五章中央处理器

1．请在括号内填人适当答案。在CPU中:

(1)保存当前正在执行的指令的寄放器是，(2)保存当前正在执行的指令地址的寄放器是；(3)算术规律运算结果寻常放在和。答：(1)IR;(2)AR;(3)AC和PSW

2．参见图5.15的数据通路。画出存数指令“STARl，(R2)〞的指令周期流程图，其含义是将寄放器Rl的内容传送至(R2)为地址的主存单元中。标出各