北斗二代B1频点卫星导航接收机

本文格式为Word版，下载可任意编辑——北斗二代B1频点卫星导航接收机宇志通信抗干扰型卫星导航接收机

SNP8000

目录

第一部分硬件资源配置2其次部分各功能模块硬件连接关系5

一、电源部分8二、DSP（TMS320C6713）部分9三、FPGA（EP4CE115F23I7N）部分20四、USB2.0（CY7C68013）接口部分20五、时钟管理部分22六、RTC实时时钟电路23七、RS232电路(UART)24八、RS422电路25九、四通道AD采样部分26十、本振频综部分27十一、正交下变频部分30十二、两级前端低噪放（LNA）31十三、AGC控制电路（串行DA-AD5541）33

1

宇志通信抗干扰型卫星导航接收机

SNP8000

第一部分硬件资源配置

主要用途：

?双通道抗干扰卫星导航接收机开发?导航接收机双通道运动载体神态测量?双通道抗干扰型导航接收机算法研究?双通道接收机多径测量和算法研究?高动态卫星导航接收机算法研究和设计开发?高灵敏度卫星导航接收机算法研究和设计开发?高精度卫星导航接收机算法研究和设计开发?多模卫星导航接收机算法研究和和设计开发

板上资源：

?采用TI公司的高速浮点型处理器TMS320C6713B，主频300MHz，达

2400MIPS，具有强大的通信信号处理能力；

?采用两片Altera公司的CycloneIV系列最大资源的FPGA芯片

EP4CE115F484I7N作为核心处理器，可满足目前绝大多数的卫星导航接收机/软件无线电中通信信号处理硬件编程和控制能力。CycloneIV器件主要针对数字信号处理(DSP)和存储器较多的应用，它采用65mm工艺，CycloneIV

2

宇志通信抗干扰型卫星导航接收机

SNP8000

EFPGA拓展了前一代CycloneIIIFPGA的低功耗优势。最新一代器件降低了内核电压，与前一代产品相比，总功耗降低了25％，本设计采用的EP4CE115芯片集成有114,480个LE单元，266个18×18乘法器，片上RAM达到3.9Mb的容量；

?板上集成四路AD采样，AD采用AnalogDevice公司AD9265芯片，是一

款单芯片、16位、80MSPS模数转换器（ADC），采用1.8V模拟电源供电，ADC内核采用多级、差分流水线架构，并集成了输出纠错规律。它具有宽带宽、差分采样保持模拟输入放大器，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持卓越的性能。ADC输出数据格式为并行1.8VCMOS或LVDS(DDR)。，模拟带宽最高可达650MHz，可做射频直接带通采样。?双通道模拟正交下变频芯片AD8347，频率覆盖800MHz到2.7GHz，实现射

频信号混频至中频频段。

?双路本振芯片SI4133，独立输出本振信号供给两路下变频通道。

?双路独立两级前端低噪放TQP3M9036（兼容SPF5122Z）级联，提供30dBm

级联增益。

?板上提供高精度RTC实时时钟模块，在-40°Cto+85°C温度范围内提供±

3.5PPM精度。

?板上具有USB2.0高速传输接口功能，接口芯片为Cypress的CY7C68013-56，

支持480Mbits高速数据传输；

?板上采用10M1PPM温补晶振，准正弦输出。

?1片×16Mb16位总线FLASH芯片，用于存储DSP运行代码和大量用户非易

失性数据；

?1片×128Mb32位总线SDRAM，扩展DSP外部存储器资源；?4个用户指示灯；

接口类型：

3

宇志通信抗干扰型卫星导航接收机

SNP8000

?2个FPGAAS接口；?2个FPGAJTAG接口；?1个DSPJTAG接口；?2个RS232串行口；?1个差分422串行口；

?1个USB2.0接口，接口芯片为Cypress的CY7C68013，支持480Mbits高

速传输；?4个扩展IO口；

4

宇志通信抗干扰型卫星导航接收机

SNP8000

其次部分各功能模块硬件连接关系

硬件连接结构如下图所示

5

宇志通信抗干扰型卫星导航接收机

SNP8000

抗干扰型卫星导航接收机－SNP8000硬件选用两片主芯片FPGA型号为EP4CE115F484I7N，FPGA工作主时钟推荐在100MHz以内（默认62MHz）；主芯片DSP型号为TMS320C6713BGDP-300，DSP工作主时钟最高可以达到

6

宇志通信抗干扰型卫星导航接收机

SNP8000

300MHz。

从图上可以看到，FPGA-A（抗干扰端）前端连接有4路AD采样芯片（AD9265

芯片），分别采样两路正交下变频后输出的正交模拟中频信号，另外为了射端前端能正常工作，FPGA-A需通过IO口扩展的SPI接口分别配置两路射频频综芯片SI4133以及控制两路串行DA芯片的电压输出（调理AGC范围），FPGA-A输出端通过与FPGA-B（接收机端）互连的94个IO口进行数据交互，把经抗干扰处理后的信号传输FPGA-B（接收机端）做后续的卫星导航接收机用途；

FPGA-B(接收机端)通过IO口扩展有RS232，RS422，RTC接口以及USB2.0接口；另外DSP总线挂在FPGA-B(接收机端)上，并且DSP总线上分别挂有FLASH，SDRAM芯片，FLASH主要用于DSP脱离仿真器调试后，用于存储DSP固化的代码，每次硬件板上电后，DSP启动BootLoader加载程序，加载外部的FLASH固化代码入内部的RAM空间，加载完成后启动执行程序。注意硬件板DSP能在每次上电后自动加载FLASH代码并能执行需要满足几个条件

?供给DSP的IO电压（3.3V）以及核电压（1.4V）工作正常，这个条件在硬件

板正常工作的状况下是满足的；

?供给DSP的参考时钟输入是正常的（通过FPGA-A上电加载后输出供给），这

个条件在硬件板正常工作的状况下是满足的；

?供给DSP的复位信号是正常的（通过FPGA-A上电加载后输出供给），这个条

件在硬件板正常工作的状况下是满足的；

?FLASH内部固化有正确的程序代码，这部分可以参考“北斗二代B1频点卫

星导航接收机-DSP程序固化工具〞。

?板上的J1-BOOTSEL短路帽是否未扣上（设置DSP上电加载FLASH程序模式

时短路帽是不扣上的，当通过仿真器调试DSP时短路帽需要扣上），这部分可以参考“北斗二代B1频点卫星导航接收机-硬件平台SNP8000使用说明书〞。

7

宇志通信抗干扰型卫星导航接收机

SNP8000

一、电源部分

板上电源采用＋5V外部供电，电源通过板上的20芯SCSI接口引入，如下图1.1所示

图1.1

+5V电源供电主要分两部分，第一部分是数字基带处理部分，主要供给DSP、FPGA以及外围数字电路模块芯片，其次部分是供应射频通道部分，主要供给前端低噪放、混频模块和本振模块等。

数字基带处理部分供电中：

?分别经U40和U43产生D3.3V（3.3V）和D1.4V（1.4V），其中D3.3V分别

给DSP和FPGA的IO口及其周边芯片供电，D1.4V给DSP的核电压供电；?经U39产生D1.2V（1.2V），分别给FPGA-A和FPGA-B的核电压供电；?经U48产生模拟2.5V电压A2.5V，分别给FPGA-A和FPGA-B的编程电压

等供电；

?经U42和U43产生A1.8V电压和D1.8V电压，分别给U15、U16、U27和

8

宇志通信抗干扰型卫星导航接收机

SNP8000

U28（AD9233）供应模拟电压和数字电压；w

?经U46产生模拟3.3V电压OSC_3.3V供给10M温补晶振；

?经U44产生模拟4.4V电压A5.0V_AMP供给10M温补晶振输出的AD8012

驱动放大芯片；

?经U47产生模拟3.3V(兼容3.0V)电压A3.0V_DA供给串行DA芯片AD5541；

射频通道中:

?分别经U14和U26产生3.3V（3.0V）电压，供给射频通道频综模块SI4133;?分别经U12和U24产生4.6V电压，供给正交下变频芯片AD8347电路；?分别经U11和U23产生4.6V电压，供给射频通道天线馈电电压和前端低噪

放电路；

接收板正常工作消耗电流1800mA左右。

二、DSP（TMS320C6713）部分

TMS320C6713的存储空间分派如表2-1：

存储空间描述片内L2RAM片内L2RAM/Cache保存外部存储器接口（EMIF）寄放器L2寄放器保存HPI寄放器McBSP0寄放器McBSP1寄放器Timer0寄放器Timer1寄放器中断向量寄放器

大小（字节）192K64K24M-256K256K128K128K256K256K256K256K256K5129

地址空间0x00000000–0x0002FFFF0x00030000–0x0003FFFF0x00040000–0x017FFFFF0x01800000–0x0183FFFF0x01840000–0x0185FFFF0x01860000–0x0187FFFF0x01880000–0x018BFFFF0x018C0000–0x018FFFFF0x01900000–0x0193FFFF0x01940000–0x0197FFFF0x01980000–0x019BFFFF0x019C0000–0x019C01FF宇志通信抗干扰型卫星导航接收机

SNP8000配置寄放器保存EDMARAM和EDMA寄放器保存GPIO寄放器保存IIC0寄放器IIC1寄放器保存McASP0寄放器McASP1寄放器保存PLL寄放器保存Emulation寄放器保存QDMA寄放器保存保存McBSP0数据端口McBSP1数据端口保存McASP0数据端口McASP1数据端口保存EMIFCE0EMIFCE14256K-516256K768K16K240K16K16K16K16K16K160K8K264K256K4M5216M-52720M64M64M64M1M1M1G+62M256M256M10

0x019C0200–0x019C02030x019C0204–0x019FFFFF0x01A00000–0x01A3FFFF0x01A40000–0x01AFFFFF0x01B00000–0x01B03FFF0x01B04000–0x01B3FFFF0x01B40000–0x01B43FFF0x01B44000–0x01B47FFF0x01B48000–0x01B4BFFF0x01B4C000–0x01B4FFFF0x01B50000–0x01B53FFF0x01B54000–0x01B7BFFF0x01B7C000–0x01B7DFFF0x01B7E000–0x01BBFFFF0x01BC0000–0x01BFFFFF0x01C00000–0x01FFFFFF0x02000000–0x020000330x02000034–0x02FFFFFF0x03000000–0x2FFFFFFF0x30000000–0x33FFFFFF0x34000000–0x37FFFFFF0x38000000–0x3BFFFFFF0x3C000000–0x3C0FFFFF0x3C100000–0x3C1FFFFF0x3C200000–0x7FFFFFFF0x80000000–0x8FFFFFFF0x90000000–0x9FFFFFFF

宇志通信抗干扰型卫星导航接收机

SNP8000EMIFCE2EMIFCE3保存256M256M1G表2-1

0xA0000000–0xAFFFFFFF0xB0000000–0xBFFFFFFF0xC0000000–0xFFFFFFFFDSP正常工作的连接除了IO电压3.3V和核电压1.4V供电之外，还需设计如下几个方面的电路：◆工作模式◆复位控制◆锁相环供电电路◆时钟

◆JTAG调试接口配置

工作模式：

工作模式配置如图2.1所示，配置内容参考TMS320C6713的数据手册，查看相应引脚的功能配置。

图2.1

在这里要注意的是，J1通过是否扣短路帽来设置用于选择仿真器调试模式还是FLASH加载模式，实际使用中要特别引起注意。

11

宇志通信抗干扰型卫星导航接收机

SNP8000

TMS320C6713提供了2种引导方式：主机加载和外接FLASH(ROMBoot)加载。

选中择主机加载（hostboot）模式时，核心CPU停留在复位状态，芯片其余部分保持正常状态。引导过程中，外部主机通过主机接口（HPI）初始化CPU的存储空间。完成所有的初始化工作后，主机向接口（HPI）控制寄放器DSPINT位（位于HPIC寄放器）写1，终止引导过程。此时CPU退出复位状态，开始执行地址0处的指令。主机加载模式下，可以对DSP所有的存储空间进行读/写。

选中择FLASH加载模式时，CPU在复位信号无效之后，仍保持复位状态，此时位于外部CE1空间的FLASH中的1KB代码通过EDMA被搬入地址0处，搬移的位数大小由bootmode的配置确定。

传输完成后，CPU退出复位状态，开始执行地址0处的指令。用户可以指定外部加载FLASH的存储宽度，由bootmode的配置确定，EMIF会自动将相邻的8bit/16bit数据合成为32bit的指令。FLASH中的程序存储格式应当与芯片的Endian模式设置一致。

在实际应用中，为了获得较高的运行速度，寻常要把低速FLASH中的代码传送到高速RAM中执行，但大部分应用程序都要超出1KB，显然上述的FLASH引导过程不能满足全部程序传输的需要，这就需要开发人员自己编写一段“二级引导程序〞来完成剩下的传输工作。需要注意的是，“二级引导程序〞要被放在CE1空间FLASH的起始处。整个FLASH引导方式的工作过程如下：①设备复位，CPU从CE1空间的起始处拷贝１KB数据到地址０处。所拷贝的这些数据就包含用户编写的二级引导程序。

②拷贝终止，CPU退出复位状态，从地址０处开始运行二级引导程序。该引导程序按要求将FLASH中的应用程序拷贝到RAM的指定位置。完成后，引用C程序入口函数c_int00()。

③c_int00()函数初始化C语言运行环境，然后开始运行应用程序。

复位控制：

复位控制电路通过FPGA-A（抗干扰端）的IO输出来控制。

12

宇志通信抗干扰型卫星导航接收机

SNP8000

锁相环供电电路：

TMS320C6713的PLL锁相环输入电压通过L1磁珠滤波之后给入给PLLHV管脚（如图2.3），以减少时钟输出的相位噪声。

图2.3

时钟：

开发板中，CLKMODE0上拉至3.3V为高，CLKIN（DSP工作时钟）和ECLKIN（ExternalEMIFinputclocksource外部存储器接口输入时钟）为62MHZ。根据DSP的PLL控制器可以配置不同频率的时钟信号用于CPU的内核，外部存储器、McASP、数据地址总线等外设。6713的时钟结构如图2.4：

13

宇志通信抗干扰型卫星导航接收机

SNP8000

图2.4

TMS320C6713的时钟配置可以由PLL控制/状态寄放器PLLCSR、倍频系数PLLM以及PLLDIVx和OSCDIV1等相关寄放器进行设置。相关寄放器的描述如表2-2、表2-3、表2-4、表2-5。

表2-2

14

宇志通信抗干扰型卫星导航接收机

SNP8000

表2-3

表2-4

15

宇志通信抗干扰型卫星导航接收机

SNP8000

表2-5

JTAG连接：

JTAG具体连接可详细参考TMS320C6713的数据手册“TMS320C6000PeripheralsReferenceGuide.pdf〞第699页（注意：布线时JTAG口与DSP连线应尽量短）（如图2.5）。

图2.5

EMIF接口,存储空间的配置：

16

宇志通信抗干扰型卫星导航接收机

SNP8000

EMIF接口由CE0、CE1、CE2、CE3共4个存储空间，每个存储空间寻址范围为256M字节，数据总线宽度为32bit，支持的存储器类型有SDRAM、SBSRAM、SRAM、Flash等。其输入时钟由外部ECLKIN引脚提供或内部SYSCLK3提供。

EMIF接口相关信号如图2.6：

图2.6

ECLKIN：为EMIF外部时钟输入；

ECLKOUT：为EMIF工作时钟有2个来源：ECLKIN和SYSCLK3，可由EKSRC寄放器（DEVCFG.[4]）配置选择，EKSRC=0时，选中SYSCLK3（默认）EKSRC=1时，选中ECLKIN；

ED[31:0]：为32位数据总线，对应原理图中的TED[31:0]网络；EA[21:2]：为20位地址总线，对应原理图中的TEA[31:0]网络；

CE[3:0]:为存储空间选择信号，对应原理图中的TCE0n、TCE1n、TCE2n、TCE3n、网络；

17

宇志通信抗干扰型卫星导航接收机

SNP8000

对应原理图中的TBE0n、TBE1n、TBE2n、TBE3nBE[3:0]:为字节使能信号，ARDY：异步存储器数据就绪信号；

AOE/SDRAS/SSOE:为异步存储器读出访能信号/SDRAM行选通信号/SBSRAM读出访能信号,对应原理图中的TSDRASn网络；

ARE/SDCAS/SSADS：为异步存储器读使能信号/SDRAM列选通信号/

SBSRAM地址选通信号,对应原理图中的TSDCASn网络；

AWE/SDWE/SSWE:为异步存储器写使能信号/SDRAM写使能信号/SBSRAM写使能信号,对应原理图中的TSDWEn网络；

HOLD:EMIF总线保持请求信号；HOLDA:EMIF总线已保持确认信号；BUSREQ：EMIF总线请求标志信号。

在开发板上，DSP与外部存储器件的通信主要通过EMIF接口总线来完成，如图2.7所示

18

宇志通信抗干扰型卫星导航接收机

SNP8000

图2.7

U2（MT48LC4M32B2B5）为1Mx32x4Banks共128Mbits的SDRAM，配置为DSP的CE0空间,地址范围为0x80000000-0x81000000，其地址总线、数据总线与控制线与DSP接口实现无缝连接。SDRAM行列地址的配置参考如表2-6：

表2-6

U3（39VF1601）为1Mx16bit的FLASH，接在DSP的CE1空间，地址范围为0x90000000-0x90200000，与DSP地址总线TEA21～T220根地址总线刚好完全匹配。对FLASH进行写操作时，首先需要对它进行擦除之后才能写操作，而这中间涉及到擦除和写的命令控制字，具体参考SST39VF1601的数据手册。

19

宇志通信抗干扰型卫星导航接收机

SNP8000

在使用EMIF接口访问外部存储器件时，根据外部存储器件的特性，还需要配置相关的寄放器GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT等，具体的配置参数请参考相关数据手册。

此外，DSP的地址总线、数据总线及控制线与FPGA相连，因此与FPGA的数据交互也是通过EMIF总线访问来完成。

三、FPGA（EP4CE115F23I7N）部分

FPGA的JTAG和AS的配置电路如图3.1，AS配置芯片采用EPCS64，这里需要注意的是FPGA的时钟接口，其内部的PLL输入需要专用时钟引脚输入。

图3.1

FPGA-B与DSP、USB、RS232、RS422等的连接用IO的配置来完成，开发

当中只需找到它们之间的连接关系即可。

四、USB2.0（CY7C68013）接口部分

USB2.0接口采用CY7C68013-56接口芯片，它的外围电路简单，其16位数

据FIFO总线及各控制线连线引到FPGA的IO口上（如图4.1），便利可编程芯片对其数据传输进行控制。而与计算机的接口通过USB2.0接口线与一四芯USB

20

宇志通信抗干扰型卫星导航接收机

SNP8000

插座相连。

图4.1

USB接口寻常采用同步读写方式进行数据传输，图4.2分别是其从FIFO模

式异步读写时序

图4.2(1)从FIFO同步读

21

宇志通信抗干扰型卫星导航接收机

SNP8000

图4.2(2)从FIFO同步写

此外，详细的开发文档参考CY7C68013的数据手册及FX2TechRefManual资料。

五、时钟管理部分

时钟管理部分电路如图5.1

图5.1

U32为-20oC~+70oC稳定度1ppm的10MHz准正弦输出温补晶振，输出幅度在500mVpp左右，通过U31（AD8012）的整形和放大之后生成两路10MHz驱动时钟：

1）一路生成SYN_CLKREF_IN，供给两路射频频综芯片SI4133，做为时钟参考输入；

22

宇志通信抗干扰型卫星导航接收机

SNP8000

2）另一路驱动时钟芯片FIN1027，产生两路差分时钟：

?差分时钟DIFFCLK_P_A,DIFFCLK_N_A，供给P2-FPGA（抗干扰端），做为

全局时钟输入；

?差分时钟DIFFCLK_P_B,DIFFCLK_N_B，供给P1-FPGA（接收机端），做为

全局时钟输入；

关于时钟驱动部分，需要额外补充的是：

?AD采样时钟，通过P2-FPGA（抗干扰端）的IO输出供给，可通过FPGA的内

部锁相环进行频率配置之后输出；

?DSP的主时钟输入通过P2-FPGA（抗干扰端）的IO输出供给，可通过FPGA

的内部锁相环进行频率配置之后输出；

?P1-FPGA（接收机端）做为接收机开发来讲，建议内部工作主时钟可以通过

DSP输出的TECLKOUT供给，这样FPGA与DSP的EMIF总线接口时钟和接收机工作主时钟可以统一在一起。

六、RTC实时时钟电路

RTC实时时钟电路如图6.1所示

图6.1

DS3234是一款超高精度实时时钟(RTC)，带有SPI总线控制接口，是Maxim的首款高精度、SPI接口RTC。

DS3234将高度稳定的TCXO与RTC组合在一起，提供256字节用户配置

23

宇志通信抗干扰型卫星导航接收机

SNP8000

SRAM、数字温度传感器和集成晶体，可有效节省系统成本。无需用户校准即可在整个工业级温度范围(-40°C至+85°C)内达到优于±1.8分钟/年(宇志通信抗干扰型卫星导航接收机

SNP8000

IO相连，RS422差分电平端输入/输出两根差分电平信号供对外接口。

九、四通道AD采样部分

板上AD采用AnalogDevice公司AD9265芯片，是一款单芯片、16位、80MSPS模数转换器（ADC），采用1.8V模拟电源供电，ADC内核采用多级、差分流水线架构，并集成了输出纠错规律。ADC输出数据格式为并行1.8VCMOS或LVDS(DDR)，模拟带宽最高可达650MHz，可做射频直接带通采样。采用差分驱动时，AD9265能够实现最正确性能，如图9.1所示

图9.1

如下图，模拟中频信号（具有+1.0V共模电压）经33欧限流电阻后输入AD差分采样端，AD9265输入时钟为差分输入，通过U17（FIN1027）获得。

26

宇志通信抗干扰型卫星导航接收机

SNP8000

十、本振频综部分

本设计中采用SI4133做为射频本振频综芯片，Si4133数字锁相式频率合成器芯片的基本模块框图如图10.1所示。它包含3路PLL(锁相环路)。每路PLL由PD(相位检测器)、LF(环路滤波器)、VCO和可编程分频器构成。

图10.1

下面以1路PLL为例，简要介绍该芯片工作原理。参考频率fin从XIN脚输入，通过放大器、R分频器后，得到频率fin／R，同时，这路VCO的输出频率fout经过一个N分频器后，得到频率fout／N，2个频率输入到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率fout／N向fin／R近于相等，直至最终两者频率相等而相位同步实现锁定。环路锁定时，PD的输人频差为0，即fin／R=fout／N，fout=Nfin／R，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。

该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率±5％范围内调理输出频率。

三路PLL中两路用来进行射频输出，这两路射频PLL是时分复用的，即在一个给定时间内只有一路PLL起作用。每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调理，所以通过给相应的N分频器进行简单编程就可达

27

宇志通信抗干扰型卫星导航接收机

SNP8000

到对射频输出进行控制，从而工作在两个独立的频段。两个射频VCO中心频率最优化设置分别在947MHz和1.72GHz之间以及在789MHz和1.429GHz之间。三路PLL中另一路用来进行中频频率合成，该电路的VCO的中心频率可通过接在IFLA和IFLB引脚的外部电感来调整。PLL中频输出频率可在VCO中心频率的±5％内调理。电感数值不确切可通过Si4133的自动调理算法进行补偿。中频VCO的中心频率可以在526MHz和952MHz之间调理。假使需要，可以通过分频降低IF的输出频率。

以Si4133为核心的频率合成器电路原理如图10.2所示

图10.2

设计中采用10MHz1PPM温补晶振做为基准频率源，射频输出通过LC串联匹配网络匹配到负载。射频1通道的外部电感的范围是0～4.6nH，射频2通道的外部电感的范围是0.3nH～6.2nH。

VCO中心频率决定于与各自VCO相连的外部电感值，考虑到外部电感值有±10％的偏差，Si4133可通过自调理算法补偿电感的误差。由于电感值为nH数

28

宇志通信抗干扰型卫星导航接收机

SNP8000

量级，在确定电感值时须考虑封装问题。每个VCO的总电感Ltot是外部电感Lext与封装电感Lpkg之和，与总电感并联一个标称电容，如图10.3所示。

图10.3

中心频率计算公式为：

Si4133有16个22位的数据寄放器，寄放器0～寄放器8可编程，它们是：主设置寄放器、鉴相器增益寄放器、掉电寄放器、射频1和射频2的N分频器寄放器、中频的N分频器寄放器、射频1和射频2的R分频器寄放器、中频的R分频器寄放器。寄放器9～寄放器15为保存不写。每个寄放器22位串行字包括18位数据码和4位地址码，通过串行通信写寄放器，可以设置RF、IF频率以及参考频率的分频系数，以得到最终需要的RF和IF频率；同时，也可以控制PD的增益(又称鉴相灵敏度)。通过设置PWDN引脚电平以及内部相关寄放器，可以分别设置RF和IF的低功耗工作模式、选择需要工作的电路。AUXOUT引脚可输出频率失锁信号，VCO的增益和LF的增益是不可编程设置的。

在进行PLL频率合成器设计时要考虑使相位噪声达到电路指标，消除相位噪声带来的影响。一般，环路的带内相位噪声由鉴相器、分频器和晶振的噪声决定，而带外相位噪声主要由VCO决定。对于晶振参考源、M分频器、鉴相器、N分频器的相位噪声，其传递函数为低通形式，而对VCO而言，