计算机组成原理存储器详解2

计算机组成原理第章存储器详解演示文稿当前1页，总共107页。优选计算机组成原理第章存储器当前2页，总共107页。(1)存取时间与物理地址无关（随机访问）顺序存取存储器磁带2.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器磁盘在程序的执行过程中可读可写在程序的执行过程中只读当前3页，总共107页。磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM3.按在计算机中的作用分类当前4页，总共107页。高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／1.存储器三个主要特性的关系二、存储器的层次结构CPUCPU主机当前5页，总共107页。缓存CPU主存辅存2.缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）当前6页，总共107页。4.2主存储器一、概述1.主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR地址总线数据总线读写……………当前7页，总共107页。2.主存和CPU的联系MDRMARCPU主存读数据总线地址总线写当前8页，总共107页。

高位字节地址为字地址

低位字节地址为字地址设地址线24根按字节寻址按字寻址若字长为16位按字寻址若字长为32位字地址字节地址11109876543210840字节地址字地址4523014203.主存中存储单元地址的分配224=16M8M4M当前9页，总共107页。(2)存储速度4.主存的技术指标(1)存储容量(3)存储器的带宽主存存放二进制代码的总位数

读出时间写入时间存储器的访问时间

存取时间存取周期读周期写周期

连续两次独立的存储器操作（读或写）所需的最小间隔时间

位/秒当前10页，总共107页。芯片容量二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线…数据线…地址线（单向）数据线（双向）104141138当前11页，总共107页。二、半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线读/写控制线地址线…数据线…片选线读/写控制线（低电平写高电平读）（允许读）CSCEWE（允许写）WEOE当前12页，总共107页。存储芯片片选线的作用用16K×1位的存储芯片组成64K×8位的存储器

32片当地址为65535时，此8片的片选有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位当前13页，总共107页。0,015,015,70,7

读/写控制电路

地址译码器

字线015……16×8矩阵………07D07D位线读/写选通A3A2A1A0……2.半导体存储芯片的译码驱动方式(1)线选法00000,00,7…0…07…D07D读/写选通

读/写控制电路

当前14页，总共107页。A3A2A1A0A40,310,031,031,31

Y地址译码器

X地址译码器

32×32矩阵……A9I/OA8A7A56AY0Y31X0X31D读/写……(2)重合法00000000000,031,00,31……I/OD0,0读当前15页，总共107页。三、随机存取存储器(RAM)1.静态RAM(SRAM)(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择T1~T4当前16页，总共107页。A´T1

~T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A´列地址选择行地址选择DOUT

①静态RAM基本电路的读

操作行选

T5、T6开T7、T8开列选读放DOUTVAT6T8DOUT读选择有效当前17页，总共107页。T1~T4T5T6T7T8A´ADIN位线A位线A´列地址选择行地址选择写放写放读放DOUT写选择读选择

②静态RAM基本电路的写

操作行选T5、T6开两个写放DIN列选T7、T8开（左）

反相T5A´（右）

T8T6ADINDINT7写选择有效T1~T4当前18页，总共107页。(2)静态RAM芯片举例①Intel2114外特性存储容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…当前19页，总共107页。

②Intel2114RAM矩阵(64×64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组当前20页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

②Intel2114RAM矩阵(64×64)读当前21页，总共107页。第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

②Intel2114RAM矩阵(64×64)读150311647326348…………当前22页，总共107页。第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………当前23页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读0163248CSWE当前24页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0…164832………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………01632480000000000…………当前25页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………01632480…164832………当前26页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………当前27页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………I/O1I/O2I/O3I/O4当前28页，总共107页。A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写当前29页，总共107页。15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

③Intel2114

RAM矩阵(64×64)写当前30页，总共107页。第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

③Intel2114

RAM矩阵(64×64)写150311647326348…………当前31页，总共107页。第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………当前32页，总共107页。第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………当前33页，总共107页。第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………当前34页，总共107页。第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………当前35页，总共107页。第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40…164832………当前36页，总共107页。第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480…164832………当前37页，总共107页。ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻(3)静态RAM读时序tAtCOtOHAtOTDtRC片选有效读周期

tRC

地址有效下一次地址有效读时间

tA

地址有效数据稳定tCO

片选有效数据稳定tOTD

片选失效输出高阻tOHA

地址失效后的数据维持时间当前38页，总共107页。ACSWEDOUTDIN(4)静态RAM(2114)写

时序tWCtWtAWtDWtDHtWR写周期

tWC

地址有效下一次地址有效写时间

tW

写命令WE

的有效时间tAW地址有效片选有效的滞后时间tWR片选失效下一次地址有效tDW数据稳定

WE失效tDH

WE失效后的数据维持时间当前39页，总共107页。DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态RAM基本单元电路2.动态RAM(DRAM)读出与原存信息相反读出时数据线有电流为“1”数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”放电为“0”T3T2T1T无电流有电流当前40页，总共107页。单元电路读写控制电路列地址译码器………读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线……………0…(2)动态RAM芯片举例①三管动态RAM芯片(Intel1103)读00000000000D…00单元电路读写控制电路…当前41页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…②三管动态RAM芯片(Intel1103)写当前42页，总共107页。11111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…当前43页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…11111…②三管动态RAM芯片(Intel1103)写当前44页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……0100011111②三管动态RAM芯片(Intel1103)写当前45页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……1111110100011②三管动态RAM芯片(Intel1103)写…当前46页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写…当前47页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…当前48页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…当前49页，总共107页。A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…当前50页，总共107页。时序与控制行时钟列时钟写时钟

WERASCAS

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DINDOUT~行地址缓存器列地址缓存器③单管动态RAM4116(16K×

1位)外特性DINDOUTA'6A'0~当前51页，总共107页。

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs④4116(16K×1位)芯片读

原理

读放大器

读放大器

读放大器……63000I/O缓冲输出驱动OUTD当前52页，总共107页。

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs…⑤4116(16K×1位)芯片写

原理数据输入I/O缓冲I/O缓冲DIN读出放大器

读放大器630当前53页，总共107页。(3)动态RAM时序

行、列地址分开传送写时序行地址RAS有效写允许WE无效(高)数据

DOUT

有效数据

DIN

有效读时序行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效当前54页，总共107页。(4)动态RAM刷新

刷新与行地址有关①集中刷新（存取周期为0.5s

）“死时间率”为128/4000×100%=3.2%“死区”为0.5s

×128=64s

周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936s）

128个周期（64s）

刷新时间间隔（2ms）刷新序号••••••tcXtcY••••••以128×128矩阵为例当前55页，总共107页。tC=tM

+tR读写刷新无“死区”②

分散刷新（存取周期为1

s

）(存取周期为0.5s

+0.5s

)以128

×128矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个存取周期…当前56页，总共107页。③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5s

）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5s

若每隔15.6s

刷新一行每行每隔2ms

刷新一次当前57页，总共107页。3.动态RAM和静态RAM的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存当前58页，总共107页。四、只读存储器（ROM）1.掩模ROM(MROM)行列选择线交叉处有MOS管为“1”行列选择线交叉处无MOS管为“0”2.PROM(一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断当前59页，总共107页。3.EPROM(多次性编程)(1)N型沟道浮动栅MOS电路G栅极S源D漏紫外线全部擦洗D端加正电压形成浮动栅S与D不导通为“0”D端不加正电压不形成浮动栅S与D导通为“1”SGDN+N+P基片GDS浮动栅

SiO2+++++___

当前60页，总共107页。…控制逻辑Y译码X译码数据缓冲区Y控制128×128存储矩阵……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的逻辑图和引脚PD/ProgrPD/Progr功率下降/编程输入端

读出时为低电平当前61页，总共107页。4.EEPROM(多次性编程)电可擦写局部擦写全部擦写5.FlashMemory(闪速型存储器)比EEPROM快EPROM价格便宜集成度高EEPROM电可擦洗重写具备RAM功能当前62页，总共107页。用1K

×

4位存储芯片组成1K

×

8位的存储器？片五、存储器与CPU的连接1.存储器容量的扩展(1)位扩展（增加存储字长）10根地址线8根数据线DD……D0479AA0•••21142114CSWE2片当前63页，总共107页。(2)字扩展（增加存储字的数量）用1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线？片2片1K×8位1K×8位D7D0•••••••••••••••WEA1A0•••A9CS0A10

1CS1当前64页，总共107页。(3)字、位扩展用1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片选译码……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片当前65页，总共107页。

2.存储器与CPU的连接

(1)地址线的连接(2)数据线的连接(3)读/写命令线的连接(4)片选线的连接(5)合理选择存储芯片(6)其他时序、负载当前66页，总共107页。例4.1

解:

(1)写出对应的二进制地址码(2)确定芯片的数量及类型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位当前67页，总共107页。(3)分配地址线A10~A0接2K

×

8位ROM的地址线A9~A0接1K

×

4位RAM的地址线(4)确定片选信号CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM当前68页，总共107页。2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU与存储器的连接图………当前69页，总共107页。(1)写出对应的二进制地址码例4.2

假设同前，要求最小4K为系统程序区，相邻8K为用户程序区。(2)确定芯片的数量及类型(3)分配地址线(4)确定片选信号1片4K

×

8位

ROM2片4K

×

8位

RAMA11~A0接ROM和RAM的地址线当前70页，总共107页。例4.3

设CPU有20根地址线，8根数据线。并用IO/M作访存控制信号。RD为读命令，WR为写命令。现有2764EPROM(8K×8位),外特性如下：用138译码器及其他门电路（门电路自定）画出CPU和2764的连接图。要求地址为F0000H~FFFFFH,

并写出每片2764的地址范围。…D7D0CEOECE片选信号OE允许输出PGM可编程端PGM…A0A12当前71页，总共107页。六、存储器的校验编码的纠错、检错能力与编码的最小距离有关L——编码的最小距离D——检测错误的位数C——纠正错误的位数汉明码是具有一位纠错能力的编码L1=D+C(D≥C)1.编码的最小距离任意两组合法代码之间二进制位数的最少差异L=3具有一位纠错能力当前72页，总共107页。汉明码的组成需增添？位检测位检测位的位置？检测位的取值？2k

≥

n+k+1检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关组成汉明码的三要素2.汉明码的组成2i

(i=0，1，2，3，)…当前73页，总共107页。各检测位Ci

所承担的检测小组为gi

小组独占第2i－1

位gi

和gj

小组共同占第2i－1+2j－1

位gi、gj

和gl

小组共同占第2i－1+2j－1+2l－1

位C1

检测的g1小组包含第1，3，5，7，9，11，…C2

检测的g2

小组包含第2，3，6，7，10，11，…C4

检测的g3

小组包含第4，5，6，7，12，13，…C8

检测的g4

小组包含第8，9，10，11，12，13，14，15，24，…当前74页，总共107页。例4.4求0101按“偶校验”配置的汉明码解：∵n=4根据2k

≥n+k+1得k=3汉明码排序如下:二进制序号名称1234567C1C2C40∴0101的汉明码为

0100101010110当前75页，总共107页。按配偶原则配置0011的汉明码二进制序号名称1234567C1C2C41000011解：∵n=4根据2k

≥n+k+1取k=3C1=357=1C2=367=0C4=567=0∴0011的汉明码为

1000011练习1当前76页，总共107页。3.汉明码的纠错过程形成新的检测位Pi

，如增添3位（k=3），新的检测位为P4P2P1

。以k=3为例，Pi

的取值为P1=13

57P2=23

67P4=45

67对于按“偶校验”配置的汉明码不出错时P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，当前77页，总共107页。P1=1357=0无错P2=2367=1有错P4=4567=1有错∴

P4P2P1=110第6位出错，可纠正为0100101，故要求传送的信息为

0101。纠错过程如下例4.5解：

已知接收到的汉明码为0100111（按配偶原则配置）试问要求传送的信息是什么?

当前78页，总共107页。练习2P4=4567=1P2=2367=0P1=1357=0∴P4P2P1=100第4位错，可不纠写出按偶校验配置的汉明码0101101的纠错过程练习3按配奇原则配置0011的汉明码配奇的汉明码为0101011当前79页，总共107页。七、提高访存速度的措施采用高速器件调整主存结构1.单体多字系统W位W位W位W位W位

地址寄存器

主存控制器......单字长寄存器数据寄存器存储体采用层次结构Cache–主存增加存储器的带宽当前80页，总共107页。2.多体并行系统(1)高位交叉M0……M1……M2M3…………体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111顺序编址当前81页，总共107页。各个体并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址译码体内地址体号体号(1)高位交叉当前82页，总共107页。M0……M1……M2M3…………

体号体内地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各个体轮流编址当前83页，总共107页。M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址译码

体号体内地址

体号(2)低位交叉各个体轮流编址当前84页，总共107页。低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期启动存储体0启动存储体1启动存储体2启动存储体3当前85页，总共107页。

设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足T＝4τ。连续读取4个字所需的时间为

T＋(4

－1)τ当前86页，总共107页。(3)存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响CPU工作的请求源，给予次高优先级控制线路排队器节拍发生器QQCM来自各个请求源

…主脉冲存控标记触发器当前87页，总共107页。3.高性能存储芯片(1)SDRAM(同步DRAM)在系统时钟的控制下进行读出和写入CPU无须等待(2)RDRAM由Rambus开发，主要解决存储器带宽问题(3)带

Cache

的

DRAM在DRAM的芯片内集成了一个由SRAM

组成的Cache

，有利于猝发式读取

当前88页，总共107页。4.3高速缓冲存储器一、概述1.问题的提出避免CPU“空等”现象CPU和主存（DRAM）的速度差异缓存CPU主存容量小速度高容量大速度低程序访问的局部性原理当前89页，总共107页。2.Cache的工作原理(1)主存和缓存的编址主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号当前90页，总共107页。(2)命中与未命中缓存共有C

块主存共有M

块M>>C主存块调入缓存主存块与缓存块建立了对应关系用标记记录与某缓存块建立了对应关系的主存块号命中未命中主存块与缓存块未建立对应关系主存块未调入缓存当前91页，总共107页。(3)Cache的命中率CPU欲访问的信息在Cache中的比率命中率与Cache的容量与块长有关一般每块可取4~8个字块长取一个存取周期内从主存调出的信息长度CRAY_116体交叉块长取16个存储字

IBM370/1684体交叉

块长取4个存储字（64位×4

=

256位）当前92页，总共107页。(4)Cache–主存系统的效率效率e

与命中率有关

设Cache命中率为h，访问Cache

的时间为tc

，

访问主存的时间为tm

则

e=×100%tc

h

×

tc+(1－h)×tm

访问Cache的时间

平均访问时间

e=×100%当前93页，总共107页。3.Cache的基本结构Cache替换机构Cache存储体主存Cache地址映射变换机构由CPU完成当前94页，总共107页。4.Cache的读写操作

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始是否是否读当前95页，总共107页。Cache和主存的一致性4.Cache的读写操作写写直达法（Write–

through）写回法（Write–

back）写操作时数据既写入Cache又写入主存

写操作时只把数据写入Cache而不写入主