第7章组合逻辑电路

第7章组合逻辑电路7.1组合逻辑电路概述7.2SSI构成的组合逻辑电路的分析和设计7.3常用的中规模组合逻辑电路的分析7.4用MSI设计组合逻辑电路*7.5组合逻辑电路中的竞争—冒险本章将介绍组合逻辑电路的基本概念，重点讲述组合逻辑电路的分析和设计方法。首先介绍小规模集成电路（SSI）的分析和设计方法，然后讲述常用中规模集成组件（MSI）的分析和设计方法，最后从物理概念上讨论了组合逻辑电路中产生竞争和冒险现象的原因和常用的消除方法。学习要点1.掌握组合逻辑电路的特点。2.掌握小规模集成电路（SSI）的分析和设计方法，并能熟练应用。3.掌握常用中规模集成组件（MSI）——编码器和译码器、数据分配器和数据选择器、数值比较器、加法器和奇偶校验电路的工作原理，熟练掌握它们的逻辑功能及应用。4.掌握用常用中规模集成组件实现组合逻辑电路的方法。5.了解组合逻辑电路产生竞争和冒险现象的原因，了解判断竞争—冒险现象和消除竞争—冒险现象的方法。7.1组合逻辑电路概述在数字系统中，按照结构和逻辑功能的不同将数字逻辑电路分为两大类，一类称作组合逻辑电路，另一类称作时序逻辑电路。组合逻辑电路在电路结构上的特点是：①单纯由各类逻辑门组成，逻辑电路中不含存储元件；②逻辑电路的输入和输出之间没有反馈通路。多端输入、多端输出组合逻辑电路的原理框图如图7-1-1所示。图7-1-1组合逻辑电路原理框图图7-1-1中X1，X2，…，Xn为输入逻辑变量；Z1，Z2，…，Zm为输出逻辑函数。输出逻辑函数与输入逻辑变量之间的逻辑关系可表示为7.2SSI构成的组合逻辑电路的分析和设计1.2.1PN结的形成1.2.2PN结的单向导电性1.2.3温度对伏安特性的影响1.2.4PN结的反向击穿1.2.5PN结的电容效应7.2.1组合逻辑电路的分析1.组合逻辑电路的分析步骤对于任何一个组合逻辑电路，分析的基本步骤如下：（1）由给定的逻辑电路逐级写出各个输出端的逻辑表达式，最后得到表示输出与输入关系的逻辑表达式；（2）化简和变换逻辑表达式为最小项表达式；（3）根据最小项表达式，列出真值表；（4）由真值表分析其执行的逻辑功能；（5）评价原设计电路，改进设计，寻找最佳设计方案。在实际进行电路分析时，由于电路的形式各种各样，所以不必拘泥上述步骤，可以略去或颠倒其中的某些步骤。例7-2-1组合逻辑电路如图7-2-1所示，试分析该电路的逻辑功能，并指出电路设计是否合理。解按照组合逻辑电路的分析步骤进行分析。①由给定的逻辑电路逐级写出各个输出端的逻辑表达式，最后得到表示输出与输入关系的逻辑表达式。2.组合逻辑电路的分析举例图7-2-1例7-2-1逻辑电路图首先在各级门的输入端和输出端设置变量名称，然后从前级到后级逐级写出各级门的输出函数表达式如下：③列真值表。真值表如表7-2-1所示。

表7-2-1例7-2-1真值表分析该表可知电路实现的逻辑功能是：A、B、C3个输入变量组合中出现偶数个“1”时，输出函数Y为“1”，否则为“0”，因此该组合电路是三输入偶校验电路。④对电路的评价。上述电路可用异或门或异或非门来实现，电路比较简单。因为：图7-2-2例7-2-1改进电路图其电路如图7-2-2所示。例7-2-2试分析图7-2-3所示组合逻辑电路，说明电路的逻辑功能。图7-2-3例7-2-2逻辑电路图解该电路与例7-2-1不同，是多输出函数。①由组合逻辑电路写出各输出函数表达式：②列真值表。真值表如表7-2-2所示。表7-2-2例7-2-2真值表由表中可以看出，输入变量的一组取值，只能使一个输出端为“0”，其余输出端均为“1”。设低电平为输出的有效电平，每输入一组不同的代码，只有一个输出呈现有效状态，这种功能也称为译码功能。图7-2-3所示组合逻辑电路可实现译码功能。例7-2-3试分析图7-2-4所示组合逻辑电路，其中I0～I3是二进制数字信号，A1、A0是控制信号，Y是输出信号。说明电路的逻辑功能。解①由组合逻辑电路写出输出函数表达式②由图7-2-4可知，输入变量A1、A0是控制信号，故可根据上述表达式列出在A1、A0信号控制之下电路的真值表，如表7-2-3所示。图7-2-4例7-2-3逻辑电路图7.2.2组合逻辑电路的设计本小节将首先讨论组合逻辑电路的基本设计方法，然后通过实例说明用小规模集成门电路（SSI）设计组合逻辑电路的具体步骤。使用中规模集成组件（MSI）设计组合逻辑电路的具体实例将在3.4节介绍。组合逻辑电路的设计方法，一般可按如下步骤进行。①对给出的逻辑设计问题，进行逻辑抽象。即从逻辑的角度来描述设计问题的因果关系，再根据因果关系确定输入变量和输出变量，依据变量的状态进行逻辑赋值，确定哪种状态用逻辑“0”表示，哪种状态用逻辑“1”表示。1.组合逻辑电路的基本设计方法②根据设计问题的逻辑抽象，列出逻辑真值表。③根据真值表，写出设计问题的逻辑函数表达式。④用SSI逻辑门实现组合逻辑设计时，化简逻辑函数表达式，得到最简的逻辑函数表达式；用MSI集成组件实现组合逻辑设计时，应该把逻辑函数表达式变换成与所用器件的逻辑函数式相同或类似的适当形式。⑤按最简或适当形式的逻辑函数表达式画出逻辑电路图。上述组合逻辑电路的设计步骤，也可用图7-2-5所示的流程图来表示。图7-2-5组合逻辑电路设计流程图例7-2-4试用与非门设计一个组合逻辑电路，实现如下逻辑功能：只有当3个裁判（包括裁判长），或一个裁判长和另一个裁判认为杠铃已举起并符合标准时，按下按键，使灯亮（或铃响），表示此次举重成功，否则，就表示举重失败。

2.用SSI设计组合逻辑电路解①对给出的逻辑设计问题进行逻辑抽象。设A、B、C3个逻辑变量代表三位裁判，A为裁判长，逻辑“1”表示按下按键，逻辑“0”表示未按按键；Y=1表示举重成功（灯亮、或铃响），Y=0表示举重失败（灯不亮或铃不响）。②列出逻辑真值表。逻辑真值表如表7-2-4所示。表7-2-4例7-2-4真值表⑤按上式画出所设计的逻辑电路图，如图7-2-6所示。图7-2-6例7-2-4逻辑电路图例7-2-5设A=A1A0

，B=B1B0均是两位二进制数，设计一个判别A>B的比较器，要求用逻辑门实现该电路。解若A＞B，有下列两种情况：①只要A1＞B1，则A＞B；②如果A1=B1，只要A0＞B0，则A＞B。据此可得A＞B比较器的功能如表7-2-5所示。也可列出A1

、A0

、B1

、B0为输入，Y(A＞B)为输出的真值表，简化真值表后，也可得表7-2-5，请读者自行完成。表7-2-5例7-2-5功能表图7-2-7例7-2-5卡诺图图7-2-8例7-2-5逻辑电路图7.3常用的中规模组合逻辑电路的分析7.3.1编码器7.3.2译码器7.3.3数据分配器和数据选择器7.3.4数值比较器7.3.5算术运算电路7.3.6奇偶校验器/发生器数字系统中的逻辑问题是层出不穷的，为解决这些逻辑问题而设计的逻辑电路也是无穷尽的。然而其中有些逻辑电路会经常、大量地出现在各种数字系统中，为了使用方便，这些逻辑电路被制成了中规模集成的标准化产品。本节将讨论数字系统中经常使用到的几种组合部件，即：编码器、译码器、数值分配器、数据选择器、数据比较器、算术运算电路和奇偶校验器，分析它们的逻辑功能和使用方法。7.3.1编码器1.二—十进制编码器二—十进制编码器的逻辑功能是将十进制的十个数字（0～9）分别编成四位BCD。原理框图如图7-3-1所示。由于编码的唯一性，即某一时刻只能对一个输入信号编码，所以十个输入信号（I0～I9）中，某一时刻只能有一个输入信号为低电平（设低电平为有效状态），其余均为高电平。图7-3-1二—十进制编码器原理框图表7-3-18421BCD码编码器的逻辑功能由表7-3-1写出该编码器输出函数的逻辑表达式：根据上述编码器输出函数的逻辑表达式，得到如图7-3-2所示8421BCD编码器的逻辑电路。图中，I0输入端没有经过门电路，因为当I0有效时，其他输入端均为高电平，编码器输出ABCD=0000，即为I0的编码。图7-3-2二—十进制编码器电路图二进制编码器的逻辑功能是将2n个输入信号，编成n位二进制代码输出。现以3位二进制编码器为例，分析二进制编码器的工作原理。用与非门组成的3位二进制编码器逻辑电路如图7-3-3所示。2.二进制编码器图7-3-3二进制编码器电路图表7-3-23位二进制编码器的逻辑功能表由功能表中可以看出，每一组输出的二进制代码，唯一地对应一输入端的有效状态。这种当某一时刻有多个请求服务信号时，能识别请求信号优先级别，并只对其中优先级别最高者进行编码的逻辑部件称为优先编码器。图7-3-4所示是3位二进制优先编码器74LS148的逻辑电路图及逻辑符号图。3.优先编码器图7-3-474LS148的逻辑电路图及逻辑符号图由上式列出3位二进制优先编码器74LS148的逻辑功能，如表7-3-3所示。表7-3-33位二进制优先编码器74LS148逻辑功能表例7-3-1试用两片74LS148接成16线—4线优先编码器，输出编码为原码形式。画出用两片74LS148接成16线—4线优先编码器如图7-3-5所示。图7-3-5用两片74LS148接成16线—4线优先编码器7.3.2译码器译码是编码的逆过程，它的逻辑功能是将每一组代码的含义“翻译”出来，即将每一组代码译为一个特定的输出信号表示它原来所代表的信息。能完成译码功能的逻辑电路称为译码器。二进制译码器的原理图如图7-3-6所示。1.二进制译码器图7-3-6二进制译码器原理框图图7-3-774LS138的逻辑电路图和逻辑符号图图7-3-7所示为由与非门组成的3线—8线译码器74LS138的逻辑电路图和逻辑符号图。由上式列出74LS138译码器的逻辑功能如表7-3-4所示。表7-3-474LS138译码器的逻辑功能表例7-3-2试用两片74LS138接成4线—16线译码器。解由于74LS138只有3个代码输入端A2，A1，A0。而4线—16线译码器应有4个代码输入端，所以可以选用控制端作为第四个代码输入端A3。取片（1）和片（2）的S1作为第四个代码输入端A3，片（1）和片（2）的3个代码输入端A2，A1，A0接在一起作为4线—16线译码器的3个代码输入端A2，A1，A0。同时使两片的=0，如图7-3-8所示。图7-3-83线—8线译码器扩展的逻辑电路图二—十进制译码器的逻辑功能是将四位BCD的十组代码翻译成十组高、低电平输出信号，代表十进制数码。图7-3-9所示是二—十进制译码器74LS42的逻辑电路图。该译码器又称为4线—10线译码器。2.二—十进制译码器图7-3-974LS42的逻辑电路图根据图7-3-9写出译码器输出逻辑函数的逻辑表达式：由上式列出74LS42译码器的逻辑功能如表7-3-5所示。表7-3-574LS42译码器的逻辑功能表在数字系统中，常常需要将某些数字或运算的结果显示出来。数字显示电路通常由译码器、驱动器和显示器三部分组成。目前常用的显示器有半导体数码管和液晶显示器两种。我们以半导体数码管为例，介绍显示器的基本工作原理。图7-3-10所示为半导体数码管的等效电路图和逻辑符号图。3.显示译码驱动器图7-3-10半导体数码管的等效电路图及逻辑符号图这种数码管的每个线段都是一个发光二极管（简称LED管），7个发光二极管排列为七段（a～g）组合字形，逻辑符号如图7-3-10（b）所示，因此也称为LED数码管或LED七段显示器。常用的组合字形如图7-3-10（c）所示。图7-3-10（a）所示的七段发光二极管的阴极是连在一起的，而七段发光二极管的阳极是独立的，属于共阴极类型。为了使用方便，也可将七段发光二极管的阳极连在一起，构成共阳极类型。图7-3-11所示为BCD～七段数字显示译码器74LS48的逻辑电路图及逻辑符号图。图7-3-1174LS48的逻辑电路图及逻辑符号图表7-3-6为七段数字显示译码器74LS48的逻辑功能表。表7-3-6七段数字显示译码器74LS48的逻辑功能表74LS48具有集电极开路输出结构，并接有2kΩ的上拉电阻，可以直接驱动共阴极数码管，但要求数码管需要的电流小于2mA，为了保证数码管需要的电流大于2mA时能正常工作，应在2kΩ的上拉电阻上再并联适当的电阻。图7-3-12给出了用74LS48驱动共阴极数码管的原理电路图。图7-3-12用74LS48驱动共阴极数码管的逻辑电路图7.3.3数据分配器和数据选择器1.数据分配器在数据传输过程中，完成将一路输入数据分配到多路输出端的电路称为数据分配器。它是一种单路输入，多路输出的逻辑器件，从哪一路输出由当时的地址控制端决定。图7-3-13所示为四路数据分配器的逻辑电路图。图7-3-13四路数据分配器的逻辑电路图表7-3-7四路数据分配器逻辑功能在数据传输过程中，经常遇到需要把其中的某一路信号挑选出来。能完成这一功能的逻辑部件，称为数据选择器（或多路开关）。它是一种多路输入，单路输出的逻辑器件，从哪一路输入由当时的地址控制端决定。常用的中规模集成多路数据选择器有：四选一数据选择器、双四选一数据选择器、八选一数据选择器和十六选一数据选择器等。2.数据选择器图7-3-14示出了双四选一数据选择器74LS153的逻辑电路图和逻辑符号图，其中包含两个完全相同的四选一数据选择器。两个数据选择器有公共的地址输入端（也称控制信号端——实现对信号的选择），数据输入端、输出端和选通信号端是各自独立的。（1）双四选一数据选择器图7-3-1474LS153的逻辑电路图及逻辑符号图由此可得到双四选一数据选择器74LS153的逻辑功能表如表7-3-8所示。表7-3-874LS153的逻辑功能表数据选择器的电路结构，在CMOS集成电路中还可以用反相器和传输门来构成。图7-3-15所示是CMOS双四选一数据选择器CC14539的逻辑电路图。图7-3-15CC14539的逻辑电路图八选一数据选择器74LS151的逻辑电路图和逻辑符号图如图7-3-16所示。（2）八选一数据选择器图7-3-1674LS151的逻辑电路图及逻辑符号图表7-3-974LS151的逻辑功能表当=0时，电路处于工作状态，选择器工作，输出有效数据。此时可列出八选一数据选择器的输出逻辑表达式为例7-3-3试用两片八选一数据选择器74LS151扩展为十六选一数据选择器。解连接方法如图7-3-17所示。图7-3-17例7-3-3的电路图7.3.4数值比较器在数字和计算机系统中，经常需要比较两个数的大小。能执行两数比较功能的数字逻辑电路，称为数值比较器。A和B均为1位二进制数，进行数值比较，比较结果只能有3种情况：①A>B，应使比较器的输出Y(A>B)=1;

②A=B，应使比较器的输出Y(A=B)=1;

③A<B，应使比较器的输出Y(A<B)=1。1.一位数值比较器根据上述3种情况，可以列出一位数值比较器的真值表，如表7-3-10所示。由表7-3-10，可得到它们的输出逻辑函数表达式：根据输出逻辑函数表达式，就可得到一位数值比较器的逻辑电路图。如图7-3-18所示。表7-3-10一位数值比较器的真值表图7-3-18一位数值比较器的逻辑电路图可得到两个4位二进制数数值比较器的真值表，如表7-3-11所示。2.多位数值比较器表7-3-114位数值比较器的真值表由输出函数逻辑表达式可以画出该4位二进制数数值比较器的输出逻辑电路图，如图7-3-19（a）所示。该电路就是74LS854位二进制数数值比较器的逻辑电路图，图7-3-19（b）为74LS85的逻辑符号图。图7-3-1974LS85的逻辑电路图及逻辑符号图7.3.5算术运算电路1.一位加法器（1）半加器半加，是指只考虑本位两个一位二进制数相加，而不考虑来自低位的进位的运算。实现半加运算的逻辑电路称为半加器。假定两个一位二进制数Ai和Bi为加数，Ai和Bi进行半加运算，半加和为Si，向高位的进位用Ci表示。按照二进制数的加法运算规则可得到半加器的真值表如表7-3-12所示。表7-3-12半加器真值表图7-3-20半加器逻辑电路及逻辑符号全加，是指本位两个一位二进制数相加时，还要考虑来自低位的进位的运算。实现全加运算的逻辑电路称为全加器。假定来自低位的进位用Ci-1表示，两个一位二进制数Ai和Bi进行全加运算，按照二进制数的加法运算规则可得到全加器的真值表如表7-3-13所示。（2）全加器表7-3-13全加器真值表由输出逻辑表达式可以画出全加器的逻辑电路图，如图7-3-21所示。图7-3-22（a）是全加器中规摸集成组件74LS183的逻辑电路。图7-3-22（b）是全加器的逻辑符号，其中CO代表进位输出Ci

，CI代表来自低位的进位Ci

-1。图7-3-21全加器逻辑电路图7-3-2274LS183的逻辑电路及逻辑符号要实现两个多位二进制数相加，根据进位信号连接方式的不同，多位加法器可分为串行进位加法器和超前进位加法器。（1）串行进位加法器由于两个多位二进制数相加时每一位都是带进位相加的，所以可使用全加器。4个全加器按串行进位组成的4位串行进位加法器逻辑电路，如图7-3-23所示。2.多位加法器图7-3-23四位串行进位加法器（2）超前进位加法器按照上述原理构成的4位超前进位加法器74LS283的逻辑电路图及逻辑符号图示于图7-3-24。7-3-244位超前进位加法器74LS283的逻辑电路及符号图7.3.6奇偶校验器/发生器数字信息有奇偶校验能力，又能产生奇偶校验的电路称为奇偶校验器/发生器。假定输入变量A、B、C是3位有效信息码，PO为奇校验输出函数，PE为偶校验输出函数。其真值表如表7-3-14所示。1.奇偶校验原理电路按照上述原理构成的4位超前进位加法器74LS283的逻辑电路图及逻辑符号图示于图7-3-24。表7-3-14三变量奇偶校验真值表图7-3-25三变量奇偶校验电路图7-3-26所示为中规模9位奇偶校验器/发生器74LS280的逻辑电路和逻辑符号图。2.中规模奇偶校验电路74LS280图7-3-2674LS280的等效逻辑电路及逻辑符号由逻辑图可直接写出奇偶校验输出函数（PO和PE）的逻辑表达式：由此可得9位奇偶校验器/发生器74LS280的功能表如表7-3-15所示。表7-3-1574LS280的功能图7-3-27所示为使用两片9位奇偶校验器/发生器74LS280实现8位数据传输的系统。3.奇偶校验应用简介图7-3-27奇偶校验系统7.4用MSI设计组合逻辑电路1.用译码器实现组合逻辑函数图7-4-1例7-4-1逻辑电路图2.用数据选择器实现组合逻辑函数图7-4-2例7-4-2逻辑电路图图7-4-3例7-4-3逻辑电路图图7-4-3所示为用四选一数据选择器实现该函数的逻辑图。上面的设计采用的是对照法，即把欲实现的组合逻辑函数变换成与数据选择器的输出函数表达式相对应的形式，然后通过两式的对照，以确定数据选择器的数据输入端应接入的变量。但是，当函数的变量数较多时，对照法就显得十分不方便。下面将通过实例介绍一种比较方便、直观的设计方法——卡诺图法。图7-4-4例7-4-4的卡诺图解当八选一数据选择器的使能端有效时，由表7-3-9八选一数据选择器的逻辑功能表可直接得到八选一数据选择器的卡诺图，如图7-4-4所示。欲实现的组合逻辑函数为四变量的逻辑函数，选定输入变量A、B、C，作出含有变量D的Y函数卡诺图。首先列出三变量A、B、C为输入变量，输出Y中含有变量D的真值表，如表7-4-1所示。表7-4-1输入输出据表7-4-1得到Y函数卡诺图，如图7-4-5所示。图7-4-5例7-4-4的卡诺图则数据选择器的输出函数表达式为所需要的逻辑函数Y。图7-4-6为用八选一数据选择器实现该函数的逻辑图。图7-4-6例7-4-4逻辑电路图例7-4-5试用中规模组件译码器和数据选择器实现两个4位二进制码的数码比较器，判别两个4位二进制码是否相等。解因为要实现4位二进制数码的比较，所以可以使用一片4线—16线译码器和一片十六选一数据选择器，其逻辑电路如图7-4-7所示。图7-4-7例7-4-5逻辑电路图加法器的基本功能是实现二进制数的加法，如果要实现的组合逻辑函数能变换成输入变量与输入变量相加的形式，或输入变量与常量相加的形式，这时用加法器实现非常方便。3.用加法器实现组合逻辑函数例7-4-6设计将8421BCD码转换成余3BCD码的代码转换电路。解由题义知，8421BCD码为输入代码，假定为ABCD(从高位到低位)，余3BCD码为输出代码，假定为Y3Y2Y1Y0(从高位到低位)。根据余3BCD码的特点，Y3Y2Y1Y0和ABCD所代表的二进制数始终相差0011，即十进制数的3，因此也可表示为Y3Y2Y1Y0=ABCD+0011故可以选用一片4位加法器74LS283，ABCD作为一组数据输入端，0011作为另一组数据输入端，输出Y3Y2Y1Y0即为余3BCD码，代码转换电路如图7-4-8所示。图7-4-8例7-4-6逻辑电路图*7.5组合逻辑电路中的竞争—冒险7.5.1产生竞争—冒险的原因7.5.2检查竞争—冒险的方法7.5.3消除竞争—冒险的方法这种在电路的状态变化过程中，由于传输延迟时间而使组合电路输出波形出现尖脉冲信号（也称电压毛刺）的现象称为组合逻辑电路中的竞争—冒险现象。7.5.1产生竞争—冒险的原因我们以图7-5-1（a）为例进行分析。图7-5-1生产竞争—冒险现象的示意图由于电路中各个门的传输延迟时间不同，也有可能引起竞争—冒险现象。我们以图7-5-2（a）为例进行分析。图7-5-2生产竞争—冒险现象的示意图7.5.2检查竞争—冒险的方法当组合电路的输入变量每次只有一个改变状态，或虽有p（＞1）个变量同时变化，但对应的2n种输入状态下，电路的输出为全“0”或全“1”时，可用逻辑表达式判断法和卡诺图法来判别。1.逻辑表达式判断法例7-5-1试判断图7-5-3所示组合逻辑电路是否存在竞争—冒险现象。图7-5-3例7-5-1逻辑电路图例7-5-2某组合电路的卡诺图圈选方案如图7-5-4所示，试判断是否存在竞争—冒险现象。2.卡诺图图7-5-4例7-5-2的卡诺图解①设电路原处在ABCD=0110状态，现在要电路由ABCD=0110(mi=m6)状态变化到ABCD=1110(mj=m14)状态，从卡诺图中可看出，最小项m6和m14分属于相邻，但又不相交的两个卡诺圈中，故当输入变量A由0→1时，该组合电路有可能存在竞争—冒险现象。②又设电路原处在ABCD=0001状态，现在要电路由ABCD=0001(mi=m1)状态变化到ABCD=0100(mj=m4)状态，其中有两个输入变量B和D同时发生变化，从卡诺图中可看出，最小项m1和m4分属于两个彼此相交的卡诺圈中，但不处在相交的区域内，则该组合电路有可能存在竞争—冒险现象。当组合电路的输入变量每次有两个以上同时发生变化时，通常可采用在计算机上运行数字电路的模拟程序，它能迅速查出电路是否会由于竞争—冒险而输出尖峰脉冲。另一种方法是在组合电路的输入端，加所有可能发生的输入状态的变化，通过实验来检查该组合电路的输出端是否有因竞争—冒险而产生的尖峰脉冲。7.5.3消除竞争—冒险的方法组合电路中的竞争