计算机组成原理白中英本科生试题库整理附答案

---一、选择题从器件度，算经了代化但系结构，今大数算仍于B计机A并行B·诺依曼C智串行某机字32位，中1表符位若定整表，最负数（）A-(2-1)B-(2-1)C-(2+1)-(2+1)以下有运器描，C）正的。A只做加法运算B只算术运算C算运算与逻辑运算D只做逻辑运算EEPROM是（）A读写存储器B只存储器C闪存储器D电除可编程只读存储器常用的拟储统（B）级储器成其辅是容的表存器Acache-主存B主-辅存Ccache-辅存通寄存器cacheRISC访内令，作的理置般安在）A栈顶和次栈顶B两主存单元C一主存单元和一个用D两个通用寄存器寄存器当前的CPU由（B）成A控制器B控制器、运算器、cacheC运算器、主存D控制器ALU、主存水CPU由系叫“”处部组。和备m个行部的CPU相比，个m段水CPU的吞能是（A）。A具备同等水平B不备同等水平C小前者D大前者在集中总仲中（A）方响时最。A独立请求B计数器定时查询C菊链D分式仲裁CPU中跟指后地的存是C）A地址寄存器B指计数器C程计数器D指寄存器从息的输度看（A）系工作率低A单总线B双总线C三线D多线单中断统，一旦应断立关（）标，防本中服结前同的他断产另次中进干。A中断允许B中断请求C中屏蔽DDMA请求下操中该特指完成是B）。A设置定时器的初值B从用户模式切换到管理员C开定时器中断D关断模式冯诺曼工的本式的点（B）A多指令流单数据流B按地址访问并顺序执行指令C堆操作D存器按内容选地址在器（）中零表形是一。A原码B补码C移码反在点进运器，法运一通（D）来现A原码运算的二进制减法B补运算的二进制减器C原运算的十进制加法器D补码运算的二进制加法器器某算字32位，存容为256MB若单编，的址围（D。A0—B0—32MBC0—D0—64M主贮和CPU之间加cache的目是A）A解决CPU和存之间的B扩大主存贮器容量C扩CPU中用寄存器的D既大主存贮器容量速度匹配问题

数量

大CPU中用寄存器的数量单址令为完两数的术算除址指的个作外另个需采（C）A堆栈寻址方式B立寻址方式C隐寻址方式间寻址方式同控是C）A只适用于CPU控的方B只适用于外围设备控制的C由一时序信号控制的方D所有指令执行时间都相同式

方式

式

的方式描PCI总中本念正的子（）---专业资料

---APCI总线是一个与处理BPCI总线的基本传输机制CPCI设一定是主设备D系中允许有一条PCI器无关的高速外围设备是发式传送

总线CRT的分率像素，素颜数256，则新储的量（B）A512KBBC256KBD为便实多中，存现信最效办是用B）A通用寄存器B堆存器D外存特指是（执行的器令A中断程序B用户程序C操作系统核心程序DI/O程序虚存技主解存器的B）题A速度B扩大存储容量C成前者兼顾引多程的的于A）。A充分利用CPU减少等B提实时响应速度C有于代码共享，减少主D充分利存储器待CPU间

辅存信息交换量下数最的是（C）A（101001）B（52）C（101001）（233）某DRAM芯，存容为512×8位该片地址和据的目（A8，512B512C18，8D19在面述汇语基概念，正的述（A对程序员的训练要求来B汇编语言对机器的依赖性C用编语言编写程序的难D汇编语言编写的程序执行说，需要硬件知识高

度比高级语言小速度比高级语言慢交存器质是种模块储，用）方执多独的写操。A流水B资源重复C顺资源共享寄器接址式，作数（B。A通用寄存器B主单元C程序计数器D堆机指与指之的系是A。A用若干条微指令实现一B用干条机器指令实一C用条微指令实现一条机D用一条机器指令实现一条条机器指令条指令

器指令

微指令描多体CPU基本念，正的（CD。A多媒体CPU是带有BMMX是种多媒体扩展CMMX指令集是一种多指D多体CPU是超标量结MMX技的理器结构

令流多数据流的并行处理构基础的CISC机指令在中总仲中（A）方对路障敏。A菊花链B独立请求C计器定时查询流线造控相的因是行A）令引。A条件转移B访内C算无条件转移PCI总线一高宽与理无关标总。面述不确是B。A采用同步定时协B采用分布式仲裁策略C具有自动配置能力D适合于低成本的小系统议下陈中不于围备三基组部的（A存储介质B驱动装置C控电路D计器中处过中）是硬完。A关中断B开中断C保CPU现场D恢复CPU现场是一高串行I/O准口以选中）不于IEEE1394协集A业务层B链路层C物层D串总线管理运器核功部是（B。A数据总线BALUC状态条件寄存器D通用寄存器某片字32位，存容为若字址它的址围（A。A1MBC4M某SRAM芯，其量1M×8位，电和地外控端E和R/W#该片管引线目（D。A20B28C30D32---专业资料

---双口储所能行速读写作是为采（DA高速芯片B新型器件C流技术D两相互独立的读写电路单址令为完两数的术算除址指的个作以，一数常采（C。A堆栈寻址方式B立寻址方式C隐寻址方式间寻址方式为定一微令地，通采断方，基思是C。A用程序计数器PC来B用程序计数器µ来C通微指令顺序控制字段D通过指令中指定一个专门生后继微指令地址生继微指令地址由设计者指定或由设计者字来控制产生后继微指指定的判别字段控制产生令址后继微指令地址二、填题1

字符信息是符号数据，属于处理（

非数值）领域的问题，国际上采用的字符系统是七单位的（ASCII）码。P232

按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M23位）三个域组成。其中阶码E的值等于指数的真值（

e）加上一个固定的偏移值（

127）。P173后者采用（

双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（时间）并行技术。P86

空间）并行技术，4衡量总线性能的重要指标是（

总线带宽），它定义为总线本身所能达到的最高传输速率，单位是兆字节每秒（

MB/s）。P18656-P217

在计算机术语中，将ALU控制器和（cache）存储器合在一起称为（CPU）。P139数的真值变成机器码可采用原码表示法，反码表示法，（补码）表示法，（移码）表示法。P19广泛使用的（SRAM）和（DRAM）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。P668

反映主存速度指标的三个术语是存取时间、（储周期）和（存储器带宽）。P669

形成指令地址的方法称为指令寻址，通常是（顺序）寻址，遇到转移指令时（跳跃）寻址。P12310CPU（主存中）取出一条指令并执行这条指令的时间和称为（指令周期。11定点32位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围是（

-2的31次到2的31次方减1

）。P2012IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（

+［1+（1-

）］

）。P18？？？---专业资料

---13浮点加、减法运算的步骤是（操作处理

）、（比较阶码大小并完成对阶）、（

尾数进行加或减运算）、（结果规格化并进行舍入处理

）、（溢出处理

）。P5214某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（14）条。32

KB=2048KB(寻址范围=2048化为字的形式1415一个组相联映射的Cache128块组4块共有16384块块64个字主存地址

）位，其中主存字块标记应为（8）位，组地址应为（6）位Cache地址共（7）位。

18

=16384字2

=

16384128

26

=27

=12816CPU存取出一条指令并执行该指令时间叫（而后者又包含若干个（时钟周期）。P131

指令周期），它通常包含若干个（周期

），17计算机系统的层次结构从下至上可分为五级，即微程序设计级（逻辑电路级）、一般机器级、操作系统级、（汇编语言）级、（高级语言级。P1318十进制数在计算机内有两种表示形式：（符串）形式和（压缩的十进制数串形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。P1919一个定点数由符号位和数值域两部分组成。按小数点位置不同，定点数有（纯小数）和（纯整数）两种表示方法。P1620对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（

高速缓冲存储器）、（

主存储器）、（外存储器

）。P6621高级的DRAM芯片增强了基本DRAM的功能，存取周期缩短至20ns以下。举出三种高级DRAM芯片，它们是（

FPM-DRAM）（

CDRAM）、（）。P7522一个较完善的指令系统，应当有数据处理）、（数据存储）、（数据传送）、（程序控制）四大类指令。P11923机器指令对四种类型的数据进行操作。这四种数据类型包括（

地址）型数据、（

数值）型数据、（

字符）型数据、（

逻辑）型数据。P11024CPU保存当前正在执行的指令的寄存器是（指令寄存器，指示下一条指令地址的寄存器（

程序寄存器），保存算术逻辑运算结果的寄存器是（

数据缓冲寄冲器）和（

状态字寄存器）。P129---专业资料

---25数的真值变成机器码时有四种表示方法，即（原码）表示法，（补码）表示法，（移码）表示法，（反码）表示法。P19-P2126主存储器的技术指标有（

存储容量），（

存取时间），（

存储周期），（

存储器带宽）。P6727cache和主存构成了（

内存储器全由（

CPU）来实现。31接使用西文键盘输入汉字行处理并显示打印汉字要解决汉字（和（字模码）三种不同用途的编码。P24

输入编码字内码

）三、简答题1假主存容量16M×32Cache容量64K×32位主存与Cache之以每块4×32位小传送数据，请确定直接映射方式的有关参数，并画出内存地址格式。解：64条令需占用操作码字段）6位源寄存器和标寄存器各，寻址模式）2位，形式地址D）16位其指令格式如下：31262522181716150OP

目标

源24

寻址模式定义如下：X=00寄器寻址操数由源寄存器号和目标寄存器号指定X=01直寻址有效地址E=(D)X=10变寻址有效地址E=(R)X=11相寻址有效地址E=）＋D其中R为变址寄存器10位为序计数器20位移D可正可负。该指格式可以实现RR型RS型寻址功能。指令和数据都用二进制代码存放在内存中，从时空观角度回CPU如区分读出的代码是指令还是数据。解：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的指令，而执行周期从内存取出或往内存中写入的是数据空间上内存中取出指令送控制器而执行周期从内存取的数据送运算器、往内存写入的数据也是来自于运算器。用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。证明：假设（1）存储器模块长等于数据总线宽度（2）模块存取一个字的存储周等于T.（3）总线传送周期为τ（4）交叉存储器的交叉模块数m.交叉存储器为了实现流水线方式存储，即每通过τ时间延迟后启动下一模快，应满足T=m(1)交叉存储器要求其模快数>=m,保证启动某模快后经m时间后再次启动该模快时上存取操作已经完成。这样连续读取m个所要时间为t=T+(m–1)τ=m+m–τ=(2m–1)τ(2)故交叉存储器带宽为W1=τ(3)而顺序方式存储器连续读取m个所需时间为t=mT=m×τ(4)存储器带宽为=1/t=×τ(5)比较(和式知，交叉存储器带>顺存储器带宽。10

列表比较CISC处机和RISC处机的特点。---专业资料

-

-

-比较内容指令系统指令数目指令格式寻址方式指令字长可访存指令各种指令使用频率各种指令执行时间优化编译实现程序源代码长度控制器实现方式软件系统开发时间

CISC复杂、庞大一般大于200一般大于4一般大于4不固定不加限定相差很大相差很大很难较短绝大多数为微程序控制较短

RISC简单、精简一般小于100一般小于4一般小于4等长只有LOAD/STORE指令相差不大绝大多数在一个周期内完成较容易较长绝大部分为硬布线控制较长11设储器容量为128M字字长64位模块数，分别用顺序方式和交叉方式进行组织。存储周T=200ns，据总线宽度为64位总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少？15PCI总线中三种桥的名称是什么？简述其功能解PCI总有三种桥，即HOST/PCI（简称HOST桥/PCIPCI/LAGACY。在总线体系结构中，桥起着重要作用：（1）它接两条总线，使总线相互通信。（2）桥一个总线转换部件，以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。（3）利桥可以实现总线间的猝发式传送。17

画图说明现代计算机系统的层次结构P13-145级4级3级2级1级

18

高级语言级编译程序汇编语言级汇编程序操作系统级操作系统一般机器级微程序微程序设计级直接由硬件执行CPU中哪几类主要寄存器？用一句话回答其功能。解，数据缓冲寄存器）；B，指寄存器IR），程序计算器PC；D，数据地址寄存(AR)；通用寄存器（）；F状态字寄存器）24简总结一下，采用哪几种技术手段可以加快存储系统的访问速度？---专业资料

---①内存采用更高速的技术手段，②采用双端口存储器，③采用多模交叉存储器25求：[-y]补补(mod)证明：因为补[x]补[y]补[x]补[-y]又因为x+y]补[x]补+[y]补（mod2）所以y]补[x+y]补[x]补又补[x+(-y)]补[x]补[-y]补所[-y]补[x-y]补[x]补[y]补+[-y]补[x+y]+[x-y]-补[x]=0故-y]补-[y]补(mod)29设S，E，M三域组成的一个32位进制字所表示的非零规格化数x真值表示为x＝(-1)s×(1.M)×2E-127问：它所能表示的规格化最大正数、最小正数、最大负数、最小负数是多少？解）最大正数（２）最小正数01111111111111111111111111111111X=]×2（３）最小负数１11111111111111111111111111111X==-[1+(1-2)]2

00000000000000000000000000000000×（４）最大负数１0000000000000000000000000000000×30

画出单级中断处理过程流程图（含指令周期35

写出下表寻址方式中操作数有效地址E的法。---专业资料

-

-

-序号12345678910

寻址方式名称立即寄存器直接寄存器间接基址基址＋偏移量比例变址＋偏移量基址＋变址＋偏移量基址＋比例变址＋偏移量相对

有效地址EARiD(Ri)(B)(B)+DD(B)++D(B)+(I)*S+D）+D

说明操作数在指令中操作数在某通用寄存器RiD为移(R为主存地址指示器iB为址寄存器I为址寄存器，S比因子PC为序计数器40为么在计算机系统中引DMA方来交换数据？若使用总线周期挪用方式控器占用总线进行数据交换期间，CPU于何种状态P253、254为了减轻cpu对I/O操作的控，使得的率有了提高。可能遇到两种情况：一种是此时CPU不要访内，如CPU正在执行乘法命令；另一种情况是I/O设访内优先，因为I/O访有时间要求，前一个I/O据必须在下一个访内请求到来之前存取完毕。41

何谓指令周期？CPU期？时钟周期？它们之间是什么关？指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成，是从取指令、分析指令执行完所需的全部时间。CPU周又称机器周，CPU问一次内存所花的时间较长，因此用从内存读取条指令字的最短时间来定义。一个指令周期常由若干CPU期构成时钟周期是由CPU时定义的定长时间间隔，是工作的最小时间单位，也称节拍脉冲或T周47

比较cache与存的相同点和不同点。相同点）出发点相同；都是了提高存储系统的性能价格比而构造的分层存储体系原相同；都是利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容的存储不同点：）侧重点不同cache主解决主存和CPU的度差异问题；虚存主要是解决存储容量问题。）数据通路不同；CPUcache主存间有直接通路；而虚存需依赖辅存，它与CPU间无直接通路。）透明性不同；cache对系统程序员和应用程序员都透明；而虚存只对应用程序员透明。）命名时的损失不同；主存未命中时系统的性能损失要远大于cache未中时的损失。48

设N]=a…aa，中a是号位。证明：当N≥0，a=0,真N=[N]=a…aa=②当N＜0，a=1，[N]=1…aa依补码的定义,真值N=[N]－2^(n+1)=aa…a—2^(n+1)=---专业资料

---综合以上结果有

设x=-18，y=+26数据用补码表示，用带求补器的阵列乘法器求出乘积，用十进数乘法进行验证。解符号位单独考虑X为符号用二进制表示为0为值符号用1表。【X】=101110】=011010两者做乘法10010x11010-----------0000010010000001001010010----------------111010100结果化为10进就是468符号位进行异或操作0异1得1所以二进制结果为1111010100化为十进制就是-468十进制检验：-18x26=-468图1所示的系统中A、D个设备构成单级中断结构，它要求CPU在执行完当前指令时转向对中请求进行服务。现假设：①T为询链中每个设备的延迟时间；②T、T、T、T分为设备A、D的务序所需的执行时间；③T分为保存现场和恢现场所需的时间；④主存工作周期为T；⑤中断批准机构在确认一个中断之前要即将被中断的程序的条指令执行完毕。试问在确保请求服务的四个设都不会丢失信息的条件下断和的最时间是多少？中断极限频率是多少？解假设主存工作周期为T，行条指令的时间也设为T。则中断处理过程和各时间段如图B17.3所。当三个设备同时发出中断请求时，依次处理设备A、C的间如下：t+3T+T+T+T（下标分别为A,M,DC,S,A,Rt+2T+T+T+T(下标分别为B,M,DC,S,B,R）t+T+T+T+T（标分别为C,M,DC,S,C,R达到中断饱和的时间为：T=+t+t---专业资料

12---12中断极限频率为f1/T某计算机有图2所的功能部件，其中为存，指和数据均存放在其中MDR为存数据寄存器为存地址寄存器R0～R3为用寄存器IR为令寄存器PC为序计数（有自动加1功为暂存寄存器ALU为算术逻辑单元，移位器可左移、右移、直通传送。(1)将所有功能部件连接起，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。(2)画出“，）指令周期流程图。该令的含义是将R中的数与R）示主存单元中的数相加，相加的结果直通传送至R中(3)若另外增加一个指令存器，修改数据通路，画出⑵的指令周期流程图。解（1）各功能部件联结成如图示数据通路：移位位ALU

-

aIRPCC

RRR

012

MDRMD

R

3MAR（2）此指令为RS型令，一个操作数在R中，另一个操作数在为址的内存单元中相加结果放在中（PC）→M→MDR→IR）译码

送当前指令地址到MAR取当前指令到，，取下条指令做好准备（）

取R操作→（）

R

中的内容是内存M→

从内存取出数→暂（）（）

暂存器C和D中数相加后---专业资料

---

参见图1，这是一个二维中断系，请问：①在断情况下，CPU和备优先级如何考虑？请按降序排列各设备的中断优先级。②若CPU执行设备C的断服务程序，IM1，IM0状态是什么？如果CPU执行设备H的断服务程序，的态又是什么？③每一级的IM能对某个优先级的个别设备单独进行屏蔽？如果不能取么方法可达到目的？④若设备C一提出中断请求，CPU立进行响应，如何调整才能满足此要求？解(1)中断情况下CPU的先级最低。各设备优先级次序是A-B-C-D-E-F-G-H-I-CPU(2)行设备B的断服务程序时IMIMIM=111；行设备的断服务程序IMIM=011。(3)一级的IM标不能对某优先级个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清0禁止设备发出中断请求。(4)使C的断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第级的优先级最高，即IM=0即可。

已知x=-001111，y=+011001,求：①[x][-x]补，补，[-y]补；②x+y,x-y,判断加减运算是否溢出解[x]原100111[x]=1110001[-x]=0001111[y]原0011001[y]=0011001补=1100111X+y=0001010x-y=1011000机器字长32位，常规设计的物理存储空间32M，若将物理存储空间扩展到256M，提出一种设计方案。解用多体交叉存取案即将主存分成8相互独立容量相同的模块M，M，M…，个模块32M×32位。它们各自具备一套地址寄存器、数据缓冲器，各自以等同的方式与CPU传递信息，其组成如图有两个浮点=2×S,N=2×S，中阶码用4位码、尾数用8位码示（含1位号位）。设j=(11),S=(+0.0110011),j=(-10)=(+0.1101101)，N+N，写出运步骤及结果。解(1)浮乘法规则：N×N=（2×S）××S）=2+（S×S）---专业资料

---(2)求和：j+j=0(3)数相乘：被乘数S，乘数S=0.1011尾数绝对值相乘得积的绝对值，积的符号位=0=0。按无符号阵乘法器运得×N=2×0.01100011（4）尾数规格化、舍入（尾数位）N×N（+）=（+0.1100）×2图2所示为双总线结构机器的数据通路为指令寄存器PC为序计数具自增功能M为存（受R/W#号控制）地址寄存器，DR为据缓冲寄存器ALU由、减控制信号决定完成何种操作，控制信号G控的是一个门路。另外，线上标注有小圈表示有控制信号，例中y表i示y寄存器的输入控制信号为存器的输出控制信号，未标字符的线为直通线，不受控制。①“ADDR2,R0指令完()+(R→R的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中并在流程图每一个CPU周右边列出相应的微操作控制信号序列。

②若（取指周期）缩短为个CPU周，请先画出修改数据通路，然后画出指令周期流程图。解（1）R2，R0”指令是一条加法指令，参与运算的两个数放在寄存器R2和R0中，指令周期流程图包括取指令阶段和执行指令阶段两部分（为简单起见，省去了“→”号左边各寄存器代码上应加的括）。根据给定的数据通路图，“ADDR2，R0”令的详细指令周期流程图下如图a所，图的右边部分标注了每一个机器周期中用到的微操作控制信号序列。（2）SUB减指周期流程图见下图b所示。---专业资料

X---X

某机的指令格式如下所示X为寻址特征位：X=00：直接寻址；X=01：用变址存器寻址；X=10用变址寄存器R寻；X=11：对寻址设PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表六进制数），请确定下列指令中的有效地址：①4420H②2244H③1322H④3521H解）X=00,D=20H有效地址2),D=44H有效地址E=1122H+44H=1166H3)X=11,有地址E=1234H+22H=1256H4)X=01,有效地址E=0037H+21H=0058H5）X=11,D=23H有地址E=1234H+23H=1257H图1为机算器框图～BUS为3条总线，期于信号如、h、LDR～LDR、S等为电位或脉冲控制信号。①分析图中哪些是相容微操信号？哪些是相斥微操作信号？②采用微程序控制方式，请计微指令格式，并列出各控制字段的编码表。解1）容微操作信号LRSN相微作信号a,b,c,d2）当24个制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并用，后者加上节拍脉冲控制即可3位3位5位4位3位2位×××

×××××××××××××××××目的操作数源作数编码表如下：

运算操作

移动操作直控制判别下字段目的操作数字段

源操作数字段

运算操作字段

移位门字段

直接控制字段LDR

001010

a,b,

001e010f011g

MSSSS

L,R,S,N

j,+1LDRLDR

011100

c,d,

100hLDRCPU执一段程序时cache完存取的次数为2420次主存完成的次数为80次已知cache存储周期为40ns主存存储周期为200ns，求cache/主存系统的效和平均访问时间P94例6---专业资料

---某机器单字指令为32位共有40条令，通用寄存器有128个主存最大寻址空间为64M。寻址式有立即寻址、直接寻址、寄存器寻址、寄存器间接寻址、基值寻址、相对寻址六种。请设计指令格式，做必要说明。一条机器指的指令周期包括取指）、译码（ID）、执行（）写回（）四个过程段，每个过程段1个时钟周期T完。先段定机器指令采用以下三种方式执行：①非流水线（顺序）方式，②标量流水线方式，③超量流水线方式。请画出三种方式的时空图，证明流水计算机比非流水计算机具有更高的吞吐率P163---专业资料

---CPU的数据通路如图1所运器中R～R为用寄存器为数据缓冲寄存器，PSW为状态字寄存器。D-cache为据存储为指令存储器，PC为序计数器（具有加1功），IR为令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），如表读出R寄器，表示写入R寄器。机器指令“STOR1,(R2)”现的功能是：将寄存器R1中数据写入到R2为地址的数存单元中。请画出该存数指令周期流程图在CPU周期框外写出所需的微操作控制信号个CPU周含T～T四时钟信号，寄存器打入信号必须注明时钟序号）---专业资料

oo2o0---oo2o0某计算机的储系统由cache和磁盘构成的问时间为15ns被访问的单元在主存但不在cache中，需要用60ns的间将其装入cache然后再进行访问；如果被访问的单元不在主存中，则需要的间将其从磁盘中读入主存，然后再装入cache中开始访问。若cache的中率为，存的命中率为60%求该系统中访问一个字的平均时间。解t+10%*60%(t+t)+10%*40%+t+t表未命中时的主存访问时间c示命中时的cache访时间k表示访问外存时图1所为总线结构机器的数据通路IR为指令寄存器为序计数具有自增功能为据存储器（受/W号控制为址寄存器为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中y示iy寄存器的输入控制信号为寄存器的输出控制信号，未标字符的线为直通线，不受控制。旁路器可视为三态门传送通路。①“SUB，R”指令完成RRR的能操作画出其指令周期流程图并出相应的微操作控制信号序列设该指令的地址已放入0PC中②若“指周期缩短为一CPU周期请在图上先画出改进的数据通路，然后在画出指令周期流程图。此时指令的指令周期是几个CPU周期?与第①种情相比，

取

PC→AR

PC,G减法指令速度提高几倍？解指是加法指令与运算的二数放在R2，相加结果放在R0中周期流程图图A3.3包取指令阶段和执

指

M→DRDR→IR

R/W=1DR,G行指令阶段两部分。每一方框表示一个CPU周。其中内表示数据传送路径，框外列出微操作控制信号图见左行

执

R2→YR→X

R,GR,G--

-

+

达式：

---某加法器进位链小组信号为C4C3C2C1，低位来的进位信为C0，请分别按下两种方式写出的逻辑表①

串行进位方式②

并行进位方式解：）串行进位方式：C=G+PC其：=AB=A⊕BCG+PCG=AB，P=A⊕BCG+PCG=AB,P=A⊕BCG+PCG=AB,=A⊕B(2)并进位方式C1=G1+P1C0C2=G2+P2G1+P2P1C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G—G，P—P表达式与串行进位方式相同。设两个浮点=2×S,N=2×S，中阶码3位移），尾数4位数符1位。设：j=(-10),S=(+0.1001)j=(+10),S=(+0.1011)求N，出运算步骤及结果，积的尾数占4，按原码阵列乘法器计算步骤求尾数之积。解因为X+Y=2×（Sx+Sy（Ex=Ey以X+Y要过对阶、尾数求和及规格化等步骤。（1）对：（-10（+10）所Ex<E