第四章 存储器

上节课内容回顾总线的基本概念：各个部件共享的传输介质总线的分类：按传输方式、传输位数、连接部件、传输信息总线特性：机械特性、电气特点、功能特性、时间特性性能指标：总线宽度、总线带宽、时钟同步/异步、总线复用、信号线数、控制方式及其它上节课内容回顾总线标准：ISA、EISA、VESA、PCI、AGP、USB、RS-232C总线结构：单总线结构和多种线结构总线判优控制：集中式（链式、定时查询和独立请求）和分布式上节课内容复习总线通信控制 总线周期的4个阶段申请分配阶段、寻址阶段、传输阶段、结束阶段 通信控制四种方式同步通信、异步通信、半同步通信、分离式通信4.2主存储器第４章存储器知识点： 介绍主存储器的分类、工作原理、组成方式以及与其它部件的联系，还介绍了高速缓冲存储器、磁表面存储器等的基本组成和工作原理，使读者真正建立起如何用不同的存储器组成具有层次结构的存储系统的概念。重点： 1）存储系统层次结构的概念，了解Cache－主存和主存－辅存层次的作用，以及程序访问的局部性原理与存储系统层次结构关系。 2）各类存储器（主存、Cache、磁表面存储器）的工作原理及技术指标。 3）半导体存储芯片的外特性以及与CPU的连接。第４章存储器难点： 1）由于不同的存储芯片其基本单元电路是不同的，要在本质上理解其读写原理，提高对硬件电路的“读图”能力和分析能力。2）在设计存储芯片与CPU连接电路时，关键在于存储芯片选片逻辑的确定，要综合应用电路知识，结合存储芯片的外特性，合理选用芯片，准确画出存储芯片与CPU的连接图。 3）不同的Cache－主存地址映像，直接影响主存地址字段分配及替换策略和命中率。第４章存储器4.1概述4.2主存储器4.3高速缓冲存储器4.4辅助存储器4.1.1存储器分类1.按存储介质分类(1)半导体存储器(2)磁表面存储器(3)磁芯存储器(4)光盘存储器易失TTL、MOS磁头、载磁体硬磁材料、环状元件激光、磁光材料非易失体积小，功耗小，存取时间短电源消失，信息丢失4.1概述4.1.1存储器分类(1)存取时间与物理地址无关（随机访问）顺序存取存储器磁带2.按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器磁盘在程序的执行过程中可读可写在程序的执行过程中只读4.1概述4.1.1存储器分类磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM3.按在计算机中的作用分类4.1概述4.1.2存储器的层次结构高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／1.存储器三个主要特性的关系CPUCPU主机4.1概述4.1.2存储器的层次结构缓存CPU主存辅存2.缓存主存层次和主存辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）4.1概述4.2.1

概述1.主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR地址总线数据总线读写……………存储器的核心，是存储单元的集合体，而存储单元又是由若干个记忆单元组成的。将地址总线输入的地址码转换成与之对应的译码输出线上的有效电平，以表示选中某一存储单元。提供驱动电流去驱动相应的读/写电路，完成对被选中存储单元的读/写操作。完成被选中存储单元中各位的读出和写入操作。读/写操作在控制器控制下进行，即必须在接收到来自控制器的读/写命令或写允许信号后，才能实现正确的读/写操作。4.2主存储器4.2.1

概述2.主存和CPU的联系MDRMARCPU主存读数据总线地址总线写4.2主存储器4.2.1

概述

高位字节地址为字地址

低位字节地址为字地址设地址线24根按字节寻址按字寻址若字长为16位按字寻址若字长为32位字地址字节地址11109876543210840字节地址字地址4523014203.主存中存储单元地址的分配224=16M8M4M4.2主存储器4.2.1

概述(2)存储速度4.主存的技术指标(1)存储容量(3)存储器的带宽主存存放二进制代码的总位数

读出时间写入时间存储器的访问时间

存取时间存取周期读周期写周期

连续两次独立的存储器操作（读或写）所需的最小间隔时间

位/秒带宽＝每个周期存储位数/周期4.2主存储器4.2.2半导体存储芯片简介芯片容量1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线…数据线…地址线（单向）数据线（双向）1041411384.2主存储器4.2.2半导体存储芯片简介1.半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线读/写控制线地址线…数据线…片选线读/写控制线（低电平写高电平读）（允许读）CSCEWE（允许写）WEOE4.2主存储器4.2.2半导体存储芯片简介存储芯片片选线的作用用16K×1位的存储芯片组成64K×8位的存储器

32片当地址为65535时，此8片的片选有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位4.2主存储器4.2.2半导体存储芯片简介0,015,015,70,7

读/写控制电路

地址译码器

字线015……16×8矩阵………07D07D位线读/写选通A3A2A1A0……2.半导体存储芯片的译码驱动方式(1)线选法00000,00,7…0…07…D07D读/写选通

读/写控制电路

结构简单，适合小容量4.2主存储器4.2.2半导体存储芯片简介2.半导体存储芯片的译码驱动方式(2)重合法A3A2A1A0A40,310,031,031,31

Y地址译码器

X地址译码器

32×32矩阵……A9I/OA8A7A56AY0Y31X0X31D读/写……00000000000,031,00,31……I/OD0,0读4.2主存储器4.2.3 随机存取存储器(RAM)

随机存取存储器按工艺分双极型半导体存储器和MOS半导体存储器两种。在MOS半导体存储器中，根据存储信息机构的原理不同，又分为静态MOS存储器和动态MOS存储器。在构成大容量主存时，一般选择动态RAM。

SRAM：利用双稳态触发器来保存信息，只要不断电，信息不会丢失，因为其不需要进行动态刷新，故称为“静态”存储器。

DRAM：利用MOS电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。4.2主存储器4.2.3 随机存取存储器(RAM)1.静态RAM(SRAM)(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择T1~T44.2主存储器4.2.3 随机存取存储器(RAM)A´T1

~T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A´列地址选择行地址选择DOUT

①静态RAM基本电路的读

操作行选

T5、T6开T7、T8开列选读放DOUTVAT6T8DOUT读选择有效4.2主存储器4.2.3 随机存取存储器(RAM)T1~T4T5T6T7T8A´ADIN位线A位线A´列地址选择行地址选择写放写放读放DOUT写选择读选择

②静态RAM基本电路的写

操作行选T5、T6开两个写放DIN列选T7、T8开（左）

反相T5A´（右）

T8T6ADINDINT7写选择有效T1~T44.2主存储器4.2.3 随机存取存储器(RAM)(2)静态RAM芯片举例①Intel2114外特性存储容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…4.2主存储器

②Intel2114RAM矩阵(64×

64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

②Intel2114RAM矩阵(64×

64)读第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

②Intel2114RAM矩阵(64×

64)读150311647326348…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×

64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×

64)读0163248CSWE15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0…164832………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×

64)读150311647326348…………01632480000000000…………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×

64)读150311647326348…………01632480…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×

64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×

64)读150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

③Intel2114

RAM矩阵(64×

64)写第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

③Intel2114

RAM矩阵(64×

64)写150311647326348…………第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40…164832………第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×

64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480…164832………ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻(3)静态RAM读时序tAtCOtOHAtOTDtRC片选有效读周期

tRC

地址有效下一次地址有效读时间

tA

地址有效数据稳定tCO

片选有效数据稳定tOTD

片选失效输出高阻tOHA

地址失效后的数据维持时间ACSWEDOUTDIN(4)静态RAM(2114)写

时序tWCtWtAWtDWtDHtWR写周期

tWC

地址有效下一次地址有效写时间

tW

写命令WE

的有效时间tAW

地址有效片选有效的滞后时间tWR

片选失效下一次地址有效tDW

数据稳定

WE失效tDH

WE失效后的数据维持时间4.2主存储器上节课内容复习存储器分类存储介质、存取方式、在计算机中分类存储器的层次结构缓存－主存主存－辅存主存 存储单元地址的分配、主存的技术指标、半导体存储芯片的基本结构、存储芯片的译码方式（线选和重合）DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态RAM基本单元电路

2.动态RAM(DRAM)读出与原存信息相反读出时数据线有电流为“1”数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”放电为“0”T3T2T1T无电流有电流4.2主存储器单元电路读写控制电路列地址译码器………读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线……………0…(2)动态RAM芯片举例①三管动态RAM芯片(Intel1103)读00000000000D…00单元电路读写控制电路…4.2主存储器A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…②三管动态RAM芯片(Intel1103)写11111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…11111…②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……0100011111②三管动态RAM芯片(Intel1103)写A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……1111110100011②三管动态RAM芯片(Intel1103)写…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001②三管动态RAM芯片(Intel1103)写读写控制电路…时序与控制行时钟列时钟写时钟

WERASCAS

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DINDOUT~行地址缓存器列地址缓存器③单管动态RAM4116(16K×

1位)外特性DINDOUTA'6A'0~4.2主存储器

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs④4116(16K×1位)芯片读

原理

读放大器

读放大器

读放大器……63000I/O缓冲输出驱动OUTD4.2主存储器

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs…⑤4116(16K×1位)芯片写

原理数据输入I/O缓冲I/O缓冲DIN读出放大器

读放大器6304.2主存储器(3)动态RAM时序

行、列地址分开传送写时序行地址RAS有效写允许WE有效(高)数据

DOUT有效数据

DIN有效读时序行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效4.2主存储器(4)动态RAM刷新

刷新与行地址有关①集中刷新（存取周期为0.5s

）“死时间率”为128/4000×100%=3.2%“死区”为0.5s

×128=64s

周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936s）

128个周期（64s）

刷新时间间隔（2ms）刷新序号••••••tcXtcY••••••以128×128矩阵为例4.2主存储器tC=tM

+tR读写刷新无“死区”②分散刷新（存取周期为1

s

）(存取周期为0.5s

+0.5s

)以128

×128矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个存取周期…4.2主存储器③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5s

）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5s

若每隔15.6s

刷新一行每行每隔2ms

刷新一次4.2主存储器3.动态RAM和静态RAM的比较DRAMSRAM存储原理集成度芯片引脚功耗价格速度刷新电容触发器高低少多小大低高慢快有无主存缓存4.2主存储器四、只读存储器（ROM）

1.掩模ROM(MaskedROM)行列选择线交叉处有MOS管为“1”行列选择线交叉处无MOS管为“0”2.PROM(ProgrammedROM一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断P88图4.2主存储器3.EPROM(ErasedPROM多次性编程)

(1)N型沟道浮动栅MOS电路G栅极S源D漏紫外线全部擦洗D端加正电压形成浮动栅S与D不导通为“0”D端不加正电压不形成浮动栅S与D导通为“1”SGDN+N+P基片GDS浮动栅

SiO2+++++___

4.2主存储器…控制逻辑Y译码X译码数据缓冲区Y控制128×

128存储矩阵……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的逻辑图和引脚PD/ProgrPD/Progr功率下降/编程输入端

读出时为低电平

4.EEPROM(ElectronicallyEPROM

多次编程)

电可擦写局部擦写全部擦写5.FlashMemory(闪速型存储器)比EEPROM快EPROM价格便宜集成度高EEPROM电可擦洗重写具备RAM功能4.2主存储器1.存储器容量的扩展

五、存储器与CPU的连接

4.2主存储器如系统需要的存储容量为128K×8位，可选的芯片却只有128K×1位或者128K×4位的芯片。这种情况下，芯片能够满足128K的要求，而位数却不能满足8位的要求。此时需要对位数进行扩展，即位扩展。所谓位扩展，就是当单个芯片的容量能满足要求，但是输出位数不满足系统对存储器输出位数的要求时，通过几个芯片同时输出的方式对存储器的输出位数进行扩展。(1)位扩展（增加存储字长）用1K

×

4位存储芯片组成1K

×

8位的存储器？片1.存储器容量的扩展(1)位扩展（增加存储字长）10根地址线8根数据线DD……D0479AA0•••21142114CSWE2片

五、存储器与CPU的连接

4.2主存储器(2)字扩展（增加存储字的数量） 如系统需要的存储容量为256K×8位，可选的芯片却只有64K×8位或者128K×8位的芯片。这种情况下，芯片能满足8位的要求，但却不能满足容量256K的要求。此时需要对字进行扩展，即字扩展。 所谓字扩展，就是当单个芯片输出位数满足系统要求，而容量不满足要求时，用多个芯片采用地址分段的方式对存储容量进行扩展，参与扩展的每个芯片的地址范围不同。4.2主存储器用1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线？片2片1K×8位1K×8位D7D0•••••••••••••••WEA1A0•••A9CS0A10

1CS1(2)字扩展（增加存储字的数量）4.2主存储器(3)字、位扩展用1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片选译码……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片4.2主存储器

2.存储器与CPU的连接

(1)地址线的连接(2)数据线的连接(3)读/写命令线的连接(4)片选线的连接(5)合理选择存储芯片(6)其他时序、负载4.2主存储器例4.1

解:

(1)写出对应的二进制地址码(2)确定芯片的数量及类型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位4.2主存储器(3)分配地址线A10~A0接2K

×

8位ROM的地址线A9~A0接1K

×

4位RAM的地址线(4)确定片选信号CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM4.2主存储器2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU与存储器的连接图………4.2主存储器上节课内容回顾SRAM和DRAM的比较存储器扩展：位扩展、字扩展、字位扩展存储器与CPU的连接：地址线的连接、数据线的连接、读/写命令线的连接、片选线的连接、合理选择存储芯片(1)写出对应的二进制地址码例4.2:(2)确定芯片的数量及类型(3)分配地址线(4)确定片选信号1片4K

×

8位

ROM2片4K

×

8位

RAMA11~A0接ROM和RAM的地址线4.2主存储器(1)写出对应的二进制地址码0000000000000000A15…A12A11…A8A7…A4A3…

A0…00011111111111118K×8位ROM1片8K×8位1111000000000000…1111111111111111(2)确定芯片的数量及类型4K×8位0010000000000000…00111111111111110100000000000000…010111111111111116K×8位RAM2片8K×8位RAM1片4K×8位例4.2:4.2主存储器(3)分配地址线A12~A0接1片8K×8位ROM和2片RAM的地址线A11~A0接1片4K×8位RAM的地址线(4)确定片选信号CBA0000000000000000…00011111111111118K×8位1111000000000000…11111111111111110010000000000000…00111111111111110100000000000000…0101111111111111A15…A12A11…A8A7…A4A3…

A016K×8位4K×8位例4.2:4.2主存储器

8K

×8位ROM&G1CBAG2BG2A

8K

×8位

RAM

8K

×8位

RAM

4K

×8位

RAM……………5VY0Y1Y2Y71PD/ProgrMREQA15A14A13A12A11A0…D7D0WR……………例4.2:4.2主存储器例4.3解：

(1)CPU按字节访问的地址范围为1M； 按字访问的地址范围为512K。A19…A16A15…A12A11…A8A7…A4A3…

A0(3)确定芯片的数量及类型64KB(2)写出对应的二进制地址码11111111111111111111…1111000000000000000011101111111111111111…1110000000000000000064KBROM2片32K×8位RAM2片32K×8位(4)分配地址线及片选逻辑4.2主存储器P984.2主存储器练习：设CPU共有16根地址线，8根数据线，并用IO/M作访存控制信号，用R/W作读写命令信号，现有下列存储芯片及138译码器和各种门电路（自定）。RAM2K×8位，4K×4位，8K×8位ROM

2K×8位，4K×8位，8K×8位画出CPU与存储器的连接图，要求1最小8K地址空间为系统程序区，与其相邻的4K地址空间为用户程序区；2合理选用上述存储芯片，并写出每片存储芯片的地址范围；3详细画出存储芯片的片选逻辑。A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000000000001111111111110001000000000000000111111111111100100000000000000010111111111111六、存储器的校验所谓代码校验，就是在原有的信息代码（数值及非数值数据）的基础上增加若干个校验位，按既定的规则组成特殊的编码，利用额外增加的专用设备，在发送端产生和发送，在接收端检查与校正错误，以达到可靠传输的目的。实现原理：加进一些冗余码，使合法数据编码出错变成非法数据来发现或改正数据。码距：任意两个合法码之间至少有几个二进制位不相同。码距为1，不具有检错和纠错能力。4.2主存储器六、存储器的校验编码的纠错、检错能力与编码的最小距离有关L——编码的最小距离D——检测错误的位数C——纠正错误的位数汉明码是具有一位纠错能力的编码L1=D+C(D≥C)1.编码的最小距离任意两组合法代码之间二进制位数的最少差异L=3具有一位纠错能力4.2主存储器汉明码的组成需增添？位检测位检测位的位置？检测位的取值？2k

≥n+k+1检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关组成汉明码的三要素2.汉明码的组成2i

(i=0，1，2，3，…)4.2主存储器各检测位Ci

所承担的检测小组为gi

小组独占第2i－1

位gi

和gj

小组共同占第2i－1+2j－1

位gi、gj

和gl

小组共同占第2i－1+2j－1+2l－1

位C1

检测的g1小组包含第1，3，5，7，9，11，…C2

检测的g2

小组包含第2，3，6，7，10，11，…C4

检测的g3

小组包含第4，5，6，7，12，13，…C8

检测的g4

小组包含第8，9，10，11，12，13，14，15，24，…4.2主存储器例4.4求0101按“偶校验”配置的汉明码解：∵n=4根据2k

≥n+k+1得k=3汉明码排序如下:二进制序号名称1234567C1C2C40∴0101的汉明码为

01001010101104.2主存储器3.汉明码的纠错过程形成新的检测位Pi

，如增添3位（k=3），新的检测位为P4P2P1

。以k=3为例，Pi

的取值为P1=13

57P2=23

67P4=45

67对于按“偶校验”配置的汉明码不出错时P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，4.2主存储器P1=1357=0无错P2=2367=1有错P4=4567=1有错∴

P4P2P1=110第6位出错，可纠正为0100101，故要求传送的信息为

0101。纠错过程如下例4.5解：

已知接收到的汉明码为0100111（按配偶原则配置）试问要求传送的信息是什么?

4.2主存储器七、提高访存速度的措施采用高速器件调整主存结构采用层次结构Cache–主存双端口存储器相联存储器（附录4A）单体多字系统多体并行系统4.2主存储器1.单体多字系统

W位W位W位W位W位

地址寄存器

主存控制器......单字长寄存器数据寄存器存储体增加存储器的带宽实现前提：指令和数据在主存内必须连续存放。4.2主存储器2.多体并行系统(1)高位交叉M0……M1……M2M3…………体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111顺序编址4.2主存储器各个体并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址译码体内地址体号体号(1)高位交叉4.2主存储器M0……M1……M2M3…………

体号体内地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各个体轮流编址4.2主存储器M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址译码

体号体内地址

体号(2)低位交叉各个体轮流编址4.2主存储器低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期启动存储体0启动存储体1启动存储体2启动存储体34.2主存储器设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足T＝4τ。连续读取4个字所需的时间为

T＋(4

－1)τ例4.6P1064.2主存储器(3)存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响CPU工作的请求源，给予次高优先级控制线路排队器节拍发生器QQCM来自各个请求源

…主脉冲存控标记触发器4.2主存储器练习：设CPU有16根地址线，8根数据线。用MREQ作访存控制信号。WR为读/写命令(高读，低写），设计一个容量为32KB，采用低位交叉编址的四体并行存储器。用138译码器及其他门电路（门电路自定）画出CPU和芯片的连接图。要求地址为0000H~7FFFH,

并写出每片存储芯片的容量及地址范围。…DjD0CEOECE片选信号OE允许读WE允许写WE…A0Ai4.2主存储器答案4.2主存储器3.高性能存储芯片(1)SDRAM(同步DRAM)在系统时钟的控制下进行读出和写入CPU无须等待(2)RDRAM由Rambus

开发，主要解决存储器带宽问题(3)带

Cache

的

DRAM在DRAM的芯片内集成了一个由SRAM

组成的Cache

，有利于猝发式读取

4.2主存储器4.3高速缓冲存储器一、概述1.问题的提出避免CPU“空等”现象CPU和主存（DRAM）的速度差异缓存CPU主存容量小速度高容量大速度低程序访问的局部性原理4.3高速缓冲存储器2.Cache的工作原理(1)主存和缓存的编址主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号4.3高速缓冲存储器(2)命中与未命中缓存共有C

块主存共有M

块M>>C主存块调入缓存主存块与缓存块建立了对应关系用标记记录与某缓存块建立了对应关系的主存块号命中未命中主存块与缓存块未建立对应关系主存块未调入缓存4.3高速缓冲存储器(3)Cache的命中率CPU欲访问的信息在Cache中的比率命中率与Cache的容量与块长有关一般每块可取4~8个字块长取一个存取周期内从主存调出的信息长度CRAY_116体交叉块长取16个存储字

IBM370/1684体交叉

块长取4个存储字（64位×4

=

256位）4.3高速缓冲存储器(4)Cache–主存系统的效率效率e

与命中率有关设Cache命中率为h，访问Cache

的时间为tc

，

访问

主存的时间为tm

e=×100%则

tc

h

×

tc+(1－h)×tm

访问Cache的时间

平均访问时间e=×100%例4.7P1114.3高速缓冲存储器3.Cache的基本结构Cache替换机构Cache存储体主存Cache地址映射变换机构由CPU完成4.3高速缓冲存储器4.Cache的读写操作

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始是否是否读4.3高速缓冲存储器Cache和主存的一致性写直达法（Write–

through）写回法（Write–

back）写操作时数据既写入Cache又写入主存

写操作时只把数据写入Cache而不写入主存当Cache数据被替换出去时才写回主存

写操作时间就是访问主存的时间，读操作时不涉及对主存的写操作，更新策略比较容易实现写操作时间就是访问Cache的时间，读操作Cache失效发生数据替换时，被替换的块需写回主存，增加了Cache的复杂性4.Cache的读写操作写4.3高速缓冲存储器5.Cache的改进(1)增加Cache的级数片载（片内）Cache片外Cache(2)统一缓存和分立缓存指令Cache数据Cache与主存结构有关与指令执行的控制方式有关是否流水Pentium8K指令Cache8K数据CachePowerPC62032K指令Cache

32K数据Cache4.3高速缓冲存储器上节课内容回顾高速缓存的作用高速缓存的工作原理：编址方式、命中率、效率高速缓存的基本结构：存储体、地址映射机构、替换机构高速缓存的读写方式（写直达法、写回法）高速缓存的改进方法：分级、分立高速缓存地址映射的三种方法：直接映射字块2m－1

字块2c+1字块2c+1－1字块2c

+1

字块2c字块2c－1

字块1字块0………主存储体字块1

标记字块0

标记字块2c－1标记Cache存储体t位012c－1…字块字块地址主存字块标记t

位c

位b

位主存地址比较器（t位）=≠不命中有效位=1？*m位Cache内地址否是命中二、Cache–

主存的地址映射1.直接映射每个缓存块

i

可以和若干个主存块对应每个主存块

j

只能和一个缓存块对应i=j

mod

C字块2c+1

字块2c字块0字块0例题P1204.3高速缓冲存储器2.全相联映射主存中的任一块可以映射到缓存中的任一块字块2m－1字块2c－1字块1

字块0……字块2c－1字块1字块0…标记标记标记主存字块标记

字块内地址主存地址m=t+c

位b位m

=

t+cCache存储器主存储器

字块04.3高速缓冲存储器字块2m－1字块2c-r+1

字块2c-r+1字块2c-r字块2c-r

－

字块1字块0………字块3标记字块1标记字块2c－1标记字块2标记字块0标记字块2c－2标记…………字块内地址组地址主存字块标记s=t+r

位q=

c－r

位b

位组012c-r－1主存地址Cache主存储器m

位共Q

组，每组内两块（r=1)1某一主存块j

按模Q

映射到缓存的第i组中的任一块i=j

mod

Q直接映射全相联映射3.组相联映射字块0字块1字块0字块2c-r字块2c-r+14.3高速缓冲存储器小结某一主存块只能固定映射到某一缓存块直接全相联组相联某一主存块能映射到任一缓存块某一主存块只能映射到某一缓存组中的任一块不灵活成本高例题P1204.3高速缓冲存储器三、替换算法1.先进先出（FIFO）算法2.近期最少使用（LRU）算法4.3高速缓冲存储器4.4辅助存储器一、概述1.特点不直接与CPU交换信息2.磁表面存储器的技术指标道密度Dt位密度DbC=n×

k×

s寻道时间+等待时间(1)记录密度(2)存储容量(3)平均寻址时间(4)数据传输率(5)误码率辅存的速度寻址时间磁头读写时间Dr

=

Db

×V出错