重庆科创职业学院项目11 四选一数据选择器

1任务分析:四选一数据选择器的工作原理1知识准备:并行赋值语句2任务实施:四选一数据选择器的VHDL设计3任务11四选一数据选择器的VHDL设计2一、任务分析：四选一数据选择器的工作原理（一）、实体设计分析

任务六中已经完成了二选一数据选择器的设计，我们认识到，数据选择器的地址选择信号数n取决于输入数据的路数M，即M=2n，因此本设计中地址选择信号可以设定为二位标准逻辑矢量型数据。3一、任务分析：四选一数据选择器的工作原理（二）、结构体设计分析

任务六中完成二选一数据选择器的设计，我们采用了三种不同的方法，对比之后，我们发现数据选择器输入输出信号之间的逻辑关系直接受控于地址信号。对于这种输入输出信号之间的逻辑关系清晰的电路，我们可以直接采用行为描述方式进行设计。即可以采用if、case等顺序赋值语句实现。本次任务中将采用when-else等并行赋值语句来完成。知识准备:并行赋值语句2并行语句与一般软件程序的最大区别就是在结构体中的执行都是同时进行的，即它们的执行顺序与语法的书写顺序无关。这种并行性是由硬件本身的并行性决定的，一旦电路接通电源，各部分就会按照事先设计好的方案同时工作。并行语句主要有进程语句（PROCESS）、并行信号赋值语句、元件例化语句、块语句（BLOCK）、生成语句（GENERATE）。51、进程语句PROCESS1PROCESSnsignalsignalARCHITECTURE一个结构体可以有多个进程语句进程和进程之间是并行的进程和进程之间的数据交换通过信号完成进程内部是顺序语句2.并行信号赋值语句（1）简单（并行）信号赋值语句 格式：赋值目标﹤=表达式；如q﹤=b+c；（2）条件信号赋值语句格式：赋值目标﹤=表达式WHEN

赋值条件ELSE

…

表达式；注意：由于条件测试的顺序性，第一句具有最高赋值优先级，第二句次之，以此类推。（3）选择信号赋值语句格式：WITH

选择表达式SELECT

赋值目标﹤=表达式WHEN选择值，

…

表达式WHEN选择值；

选择信号赋值语句不允许有条件重叠的现象，也不允许存在条件涵盖不全的情况。

注意：选择信号赋值语句本身不能在进程中应用，但其功能却与进程中的CASE语句的功能相似。CASE语句的执行依赖于进程中敏感信号的改变而启动进程。选择信号语句中也有敏感量，即选择表达式

。当选择表达式的值发生变化时，就将启动此语句对各子句的选择值进行测试对比，当发现有满足条件的子句的选择值时，就将此子句表达式中的值赋给赋值目标。

ARCHITECTUREar_6OFfzh_1ISBEGIN y<=a WHEN q=″00″ELSE b WHEN q=″01″ELSE c WHEN q=″10″ELSE d ;END ar_6;【例】条件信号赋值语句的用法注意q为两位标准逻辑矢量。ARCHITECTUREar_7OFfzh_2ISBEGINWITHq SELECT y<=aWHEN″00″， --选择值用“，”结束

bWHEN″01″，

cWHEN″10″，

dWHENOTHERS;--最后一句用“；”结束END ar_7;【例】选择信号赋值语句的用法任务实施:四选一数据选择器的VHDL设计3libraryieee;useieee.std_logic_1164.all;entitymux412isport(a,b,c,d:instd_logic;s:instd_logic_vector(1downto0);y:outstd_logic);end;architectureoneofmux412isbeginwithsselecty<=aWHEN"00",bWHEN“01”，cWHEN“10”，dWHENOTHERS;end;12libraryieee;useieee.std_logic_1164.all;entitymux41isport(a,b,c,d:instd_logic;s:instd_logic_vector(1downto0);y:outstd_logic);end;architectureoneofmux41isbegin