2023年哈工大数电大作业

HａrbinInsｔｉtｕtｅofTecｈnology数电大作业（一）院系：航天学院班级:姓名：学号:指导教师:陶隽源哈尔滨工业大学航天学院202３年１月设计规定运用VeriｌogHＤＬ设计一个逻辑控制电路,用于对某备进行模式切换控制，设备模式共三种,控制方式为:ａ)ﻩ直通模式:高电平为直通有效，接地为直通无效；b)ﻩ跳频模式:接地为跳频模式有效,高电平跳频无效;c)ﻩ调谐模式:接地为调谐模式有效，高电平调谐无效。设备的同一时刻只有且必须有一个模式有效,其他两个无效。为防止同时多个模式有效,模式切换之间应有较小的延时,运用按键作为三种模式切换输入(按键最佳有消除抖动的措施)。编程环境编程软件:ISE13.4webpack版使用语言：verilogHDL语言源程序modulehomework＿２(inｐutcｌk，inpuｔkeｙ,outｐuｔ[2:0］oｐ);reg[2：0］oｕt;reg[2:0]ｃ_mｏde=3'b１11，n_mode=3'b111;wirekey_doｎe;regxｉaｏdou1,xiａodou2,ｘｉaｏdou3；ｐarametｅrZ_moｄe＝３'b1１1，T_mode=3'b001,D_mode=3＇b０10;alwaｙｓ@(poｓｅｄgeｃｌk)beｇｉnﻩｘiaｏdou1<＝ｋeｙ； ｘiaｏdoｕ2＜=dou1;ﻩｘｉaodou3＜＝ｄｏu2; ｃ_ｍoｄe=n_moｄe; oｕt=c_mode；eｎdassignｋey_done=（ｘiaoｄou1|xiａodou2｜xiaodoｕ３);ａｌways@(posｅｄgｅｋｅy＿done）ｂegincasｅ(c_mode）Z_ｍoｄｅ: n＿mode=T_mode;ﻩT_ｍode: ｎ_modｅ＝D_mode;ﻩＤ_moｄe: ｎ_mｏdｅ＝Ｚ_ｍｏｄe;ﻩendcａｓｅeｎｄａssignop=oｕt;endmodulｅ程序电路原理图运用IＳE中vieｗRＴLsｃheｍaｔic功能生成RTL级原理图如下:仿真结果仿真程序：ｍｏduleaｓda;ﻩ／／Ｉnｐuts regclk； rｅgkeｙ;ﻩ／/Outpｕts wire[２:0］oｐ; ｐａrametｅrPＥRIＯD=2０;alwaysbｅgｉnclｋ=１'b0;#(PEＲIOD/2）clk＝1'ｂ1;#(PERIOD/2);endﻩ/／ＩｎsｔａntｉatetｈｅUniｔUndeｒＴeｓt(UUT)ﻩｈomework_2uut( .clk（cｌk), ﻩ.kｅy(key)，ﻩﻩ.oｐ(op) )； iｎitialｂeginﻩ //InitializeIｎpｕtｓﻩﻩclk=0;ﻩﻩkｅy=0; ﻩ/／Wａｉｔ100nsfｏrglｏbalresettｏfiｎishﻩ #100； //Aｄｄstimulusherｅﻩﻩ#40ﻩ key=0; ﻩ#40ﻩ key＝1;ﻩﻩ#40ﻩ key=0；ﻩ #40 ﻩkｅｙ=１;ﻩﻩ#40ﻩﻩｋey=0;ﻩﻩ#4００ﻩ key＝1;ﻩ #4０ﻩ key=0;ﻩﻩ#40ﻩ ｋeｙ=１； ＃40ﻩﻩkey=0；ﻩ #400 keｙ=１; ﻩ#40ﻩ kｅy=0；ﻩ #40ﻩﻩkey＝1; ＃４0ﻩﻩkey=0;ﻩﻩ#40ﻩ key=1； ﻩ#40ﻩ ｋey=0; ﻩ＃40ﻩﻩｋeｙ=1;ﻩﻩ#40 kｅy=0; ﻩ#4０ key=1；ﻩ #40ﻩ key=0; #40 key=1;ﻩ #40ﻩﻩｋｅy=0; ﻩ#40 ﻩｋey=1; endendmoｄｕle仿真结果：图一图二仿真结果分析需要实现的功能，按键消抖,即按键按下出现抖动,快速０1变换时,既要判断按键按下，并且不会判断按键多次按下。由仿真结果图一，按键连续出现两次峰值,我们看到只有第一次出现峰值时，实现了状态变化由1１1变为001，第二次峰值与第一次峰值只相差两个时钟周期,故不再反复触发。当间隔一段时间以后,又一次峰值到来时，才干再次触发,输出状态由０01变为010。由仿真结果图二,按键为0一段时间后,出