电子技术第8、9章 数字电路

1.掌握基本门电路的逻辑功能、逻辑符号、真值表和逻辑表达式。了解TTL门电路、CMOS门电路的特点。3.会分析和设计简单的组合逻辑电路。理解加法器、编码器、译码器等常用组合逻辑电路的工作原理和功能。本章要求：2.会用逻辑代数的基本运算法则化简逻辑函数。第8章门电路和组合逻辑电路模拟信号：随时间连续变化的信号8.1引言

模拟信号数字信号电子电路中的信号1.模拟信号正弦波信号t三角波信号t

处理模拟信号的电路称为模拟电路。如整流电路、放大电路等，注重研究的是输入和输出信号间的大小及相位关系。

在模拟电路中，晶体管三极管通常工作在放大区。

2.脉冲信号

是一种跃变信号，并且持续时间短暂。尖顶波t矩形波t

处理数字信号的电路称为数字电路，它注重研究的是输入、输出信号之间的逻辑关系。

在数字电路中，晶体管一般工作在截止区和饱和区，起开关的作用。脉冲信号正脉冲：脉冲跃变后的值比初始值高负脉冲：脉冲跃变后的值比初始值低如：0+3V0-3V正脉冲0+3V0-3V负脉冲脉冲幅度A脉冲上升沿tr

脉冲周期T脉冲下降沿tf

脉冲宽度tp

脉冲信号的部分参数：A0.9A0.5A0.1AtptrtfT实际的矩形波数字电路的特点(1)信号是随时间不连续变化的两个离散量。(2)稳态时三极管一般都是工作在开、关状态。(3)研究的主要问题是电路的逻辑功能。(4)使用的主要方法是逻辑分析和逻辑设计，主要工具是逻辑代数。

电平的高低一般用“1”和“0”两种状态区别，若规定高电平为“1”，低电平为“0”则称为正逻辑。反之则称为负逻辑。若无特殊说明，均采用正逻辑。100VUCC高电平低电平正逻辑和负逻辑8.2基本门电路

逻辑门电路是数字电路中最基本的逻辑元件。

所谓门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。门电路的输入和输出之间存在一定的逻辑关系(因果关系)，是用以实现逻辑关系的电子电路，所以门电路又称为逻辑门电路。门电路的基本概念:

基本逻辑关系为“与”、“或”、“非”三种。下面通过例子说明逻辑电路的概念及“与”、“或”、“非”的意义。逻辑表达式：F=

A•B8.2.1与门电路“与”逻辑关系是指当决定某事件的条件全部具备时，该事件才发生。000101110100ABF状态表BAEL二极管与门电路F“与”门逻辑符号&ABCuAuBuC

D1D2

D3R+uF--+++UCC=5VF“与”门电路BLA8.2.2.或门电路

“或”逻辑关系是指当决定某事件的条件之一具备时，该事件就发生。逻辑表达式：

F=A+B真值表000111110110ABFE-Eo

RD1ABFD2uA

uB

--+++或门逻辑符号ABYC>1或门电路8.2.3.非门电路

“非”逻辑关系是否定或相反的意思。逻辑表达式：F=A状态表101AF0LARE非门电路逻辑符号1AFEC-EBBAR1R2RCFTEQDQ8.2.4与非门电路有“0”出“1”，全“1”出“0”“与”门&ABCF&ABC“与非”门00010011101111011001011101011110ABFC“与非”门逻辑状态表F=ABC逻辑表达式：1F“非”门或非门电路有“1”出“0”，全“0”出“1”1F“非”门00010010101011001000011001001110ABFC“或非”门逻辑状态表“或”门ABC>1“或非”门FABC>1F=A+B+C逻辑表达式：&FEBA逻辑符号0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意态三态输出“与非”门三态输出“与非”状态表ABEF输出高阻功能表

逻辑代数（又称布尔代数），它是分析设计逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，但变量的取值只有“0”，“1”两种，分别称为逻辑“0”和逻辑“1”。这里“0”和“1”并不表示数量的大小，而是表示两种相互对立的逻辑状态。

逻辑代数所表示的是逻辑关系，而不是数量关系。这是它与普通代数的本质区别。8.4逻辑函数及其化简（1）基本律8.4.1逻辑代数的基本运算规则（2）交换律2.逻辑代数的基本运算法则普通代数不适用！（3）结合律（4）分配律（5）吸收律对偶关系：

将某逻辑表达式中的与(•)换成或

(+)，或(+)换成与(•)，得到一个新的逻辑表达式，即为原逻辑式的对偶式。若原逻辑恒等式成立，则其对偶式也成立。证明：A+AB=A（3）（4）对偶式（5）（6）对偶式（6）德摩根定理（反演律）列状态表证明：AB000110111110010011001111110000008.4.3逻辑函数的化简

由逻辑状态表直接写出的逻辑式及由此画出的逻辑图，一般比较复杂；若经过简化，则可使用较少的逻辑门实现同样的逻辑功能。从而可节省器件，降低成本，提高电路工作的可靠性。利用逻辑代数变换，可用不同的门电路实现相同的逻辑功能。化简方法：公式法例题P368例5-2用逻辑代数化简下列逻辑式例5-3用逻辑代数化简图5-36（a）所示的逻辑电路例1：化简附加例题：应用逻辑代数运算法则化简（1）并项法例2：化简（2）配项法例3：化简（3）加项法（4）吸收法吸收例4：化简例5：化简吸收吸收吸收吸收8.5

组合逻辑电路

组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。组合逻辑电路框图X1XnX2F2F1Fn......组合逻辑电路输入输出8.5.1组合逻辑电路的分析(1)根据逻辑图写出逻辑表达式；(2)运用逻辑代数将逻辑式变换或化简；(3)列出真值表；(4)分析逻辑功能。已知逻辑电路确定逻辑功能分析步骤：(1)写出逻辑式例8.4：分析下图的逻辑功能.A

B.Y=ABAB

.A•B化简&&11.BAF&A

B

=AB+AB(2)列逻辑状态表F=AB+AB(3)分析逻辑功能

输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”)

,可用于判断各输入端的状态是否相同。=AB逻辑式

=1ABF逻辑符号ABF0011001001118.5.2组合逻辑电路的设计根据逻辑功能要求逻辑电路设计(1)由逻辑要求，列出逻辑状态表(2)由逻辑状态表写出逻辑表达式(3)简化和变换逻辑表达式(4)画出逻辑图设计步骤如下：例8.5有一种在数字电路中应用很广的电路，称为异或门。它有两个输入端，仅当两个输入相异时，输出才为1，试求这种电路的真值表，逻辑表达式和逻辑图。解（1）由逻辑要求列真值表ABF001100111001(2)写出逻辑表达式F=AB+AB=AB逻辑式(3)画出逻辑图.AB&&&&F..(4)画出逻辑符号

=1ABF逻辑符号例8.6如果有三个人进行表决，同意为1，不同意为0，其表决结果若有两个人以上赞同时，可认为通过。这是一个判决电路，试求这一电路表达式，并且组成逻辑电路。解：设三个人为A、B、C，表决结果为F。由逻辑要求列出真值表0000

A

B

C

F0010010001111000101111011111真值表解：三个输入A、B、C中，两个以上为1的情况，只有四种，列出逻辑表达式：运用逻辑代数将表达式化简

.AB&F..&&≥C画出逻辑图如图所示：8.6.1加法器二进制十进制：0~9十个数码，“逢十进一”。

8.6组合逻辑电路应用在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。在数字电路中，为了把电路的两个状态(“1”态和“0”态)与数码对应起来，采用二进制。二进制：0，1两个数码，“逢二进一”。加法器加法器:实现二进制加法运算的电路进位如：0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现半加器

半加：实现两个一位二进制数相加，不考虑来自低位的进位。AB两个输入表示两个同位相加的数两个输出SC表示半加和表示向高位的进位半加器：半加器逻辑状态表A

B

S

C0000011010101101逻辑表达式AB逻辑图2&=1..SC逻辑符号：COABSC半加器.AB&&&&S..&.C逻辑图1全加器输入A表示两个同位相加的数BC表示低位来的进位输出表示本位和表示向高位的进位CoS全加：实现两个一位二进制数相加，且考虑来自低位的进位。

全加器：(1)列逻辑状态表(2)写出逻辑式A

B

CS

C0

0000000110010100110110010101011100111111半加器构成的全加器>1BACSC0COCO逻辑符号：ABCSC0COCI8.6.2编码器

把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。

n

位二进制代码有2n

种组合，可以表示2n

个信息。要表示N个信息所需的二进制代码应满足

2nN

列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。000输出输入BCA0(Y0)1(Y1)2(Y2)3(Y3)4(Y4)5(Y5)6(Y6)7(Y7)8(Y8)9(Y9)D00011101000011110001101100000000001118421BCD码编码表写出逻辑式并化成“与非”门画出逻辑图Y1111111111Y2Y3Y4Y5Y6Y7Y8Y9&&&&DCBA8.6.3译码器译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。5.10.1二进制译码器8个3位译码器二进制代码高低电平信号状态表

例：三位二进制译码器（输出高电平有效）输入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001输出写出逻辑表达式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC逻辑图CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC74LS138型译码器引脚及逻辑关系GNDG1CBA87654321+UCC10916151413121174LS138CBA输出100000100001100010100011100100100101100110100111G1其余为1其余为1其余为1其余为1其余为1其余为1其余为1其余为1显示器

在数字电路中，常常需要把运算结果用十进制数显示出来，这就要用显示器。二十进制代码译码器驱动器显示器gfedcba半导体数码管七段数码显示例：共阴极接法a

b

c

d

e

f

g

01100001101101低电平时发光高电平时发光共阳极接法abcgdef+dgfecbagfedcba共阴极接法abcdefg七段显示译码器状态表gfedcbaD

C

B

Aa

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119输入输出显示数码七段译码显示器D

CBAagfedcb译码器二十进制代码(共阴极)100101111117个4位BS204ABCDCT74LS247+5V来自计数器七段译码器和数码管的连接图510Ω×7abcdefgRBIBILTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCCCT74LS247CT74LS247型译码器的外引线排列图abcdefg动画

第9章触发器和时序逻辑电路主从J－K触发器维持阻塞D触发器触发器逻辑功能转换基本R－S触发器同步R－S触发器9.1双稳态触发器特点：1、有两个稳定状态“0”态和“1”态；2、能根据输入信号将触发器置成“0”或“1”态；3、输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。9.1.1基本R－S触发器两互补输出端两输入端QQ.&.SDRD正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。反馈线B&A触发器输出与输入的逻辑关系1001设触发器原态为“1”态。翻转为“0”态(1)SD=1，RD=01010QQ..SDRD&A&B设原态为“0”态1001110触发器保持“0”态不变复位0结论:不论触发器原来为何种状态，当SD=1，

RD=0时，

将使触发器置“0”或称为复位。QQ..SDRD&A&B01设原态为“0”态011100翻转为“1”态(2)SD=0，RD=1QQ..SDRD&A&B设原态为“1”态0110001触发器保持“1”态不变置位1结论:不论触发器原来为何种状态，当SD=0，

RD=1时，

将使触发器置“1”或称为置位。QQ..SDRD&A&B11设原态为“0”态010011保持为“0”态(3)SD=1，RD=1QQ..SDRD&A&B设原态为“1”态1110001触发器保持“1”态不变当SD=1，

RD=1时，触发器保持原来的状态，

即触发器具有保持、记忆功能。.1QQ.SDRD&A&B0011111110若A先翻转，则触发器为“0”态“1”态(4)SD=0，RD=0

当信号SD=RD

=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。10若先翻转11QQ..SDRD&A&B基本R－S触发器状态表逻辑符号RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不变保持00同时变1后不确定功能低电平有效9.1.2同步RS触发器&DSR&CCP.&A&B.SDRDQQ时钟脉冲基本R-S触发器导引电路当CP=0时011

R，S输入状态不起作用。

触发器状态不变11.&A&B.SDRDQQ&DSR&CCP

SD，RD用于预置触发器的初始状态，工作过程中应处于高电平，对电路工作状态无影响。被封锁被封锁当CP=1时1打开触发器状态由R，S输入状态决定。11打开触发器的翻转时刻受CP控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。.&A&B.SDRDQQ&DSR&CCP当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S输入状态决定。11打开.&A&B.SDRDQQ&DSR&CCP1101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”11.&A&B.SDRDQQ&DSR&CCP1110011110若先翻若先翻Q=1Q=011(4)S=1,R=1当时钟由1变0后触发器状态不定11.&A&B.SDRDQQ&DSR&CCP同步RS触发器状态表00SR01010111不定Qn+1QnQn—时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态逻辑符号QQSR

CPSDRDCP高电平时触发器状态由R、S确定跳转例：画出同步R－S触发器的输出波形RSCP不定不定同步R－S状态表CP高电平时触发器状态由R、S确定QQ0100SR01010111不定Qn+1Qn存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。CP克服办法：采用JK触发器或D触发器00SR01010

111

不定Qn+1QnQ=SQ=R9.1.3主从JK触发器1.电路结构从触发器主触发器反馈线CP

CP

F主JKRSCPF从QQQSDRD1互补时钟控制主、从触发器不能同时翻转CP2.工作原理01F主打开F主状态由J、K决定，接收信号并暂存。F从封锁F从状态保持不变。01CPRSF从QQQSDRD1

CPF主JKCP

CP01

CP10状态保持不变。从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。F从打开F主封锁0RS

CPF从QQQSDRD1

CPF主JKC

CP01CP01010010CP高电平时触发器接收信号并暂存（即F主状态由J、K决定，F从状态保持不变）。要求CP高电平期间J、K的状态保持不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。C低电平时,F主封锁J、K不起作用CPRS

CPF从QQQSDRD1

CPF主JKC

01RS

CPF从QQQSDRD1

CPF主JKCP

CP010分析JK触发器的逻辑功能(1)J=1,K=1设触发器原态为“0”态翻转为“1”态110110101001状态不变主从状态一致状态不变01RS

CPF从QQQSDRD1

CPF主JKCP

CP010(1)J=1,K=110设触发器原态为“1”态为“？”状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=1跳转01RS

CPF从QQQSDRD1

CPF主JKCP

CP010(2)J=0，K=1设触发器原态为“1”态翻转为“0”态01100101011001设触发器原态为“0”态为“？”态01RS

CPF从QQQSDRD1

CPF主JKCP

CP010(3)J=1，K=0设触发器原态为“0”态翻转为“1”态10011010100101设触发器原态为“1”态为“？”态RS

CPF从QQQSDRD1

CPF主JKCP

CP010(4)J=0，K=0设触发器原态为“0”态保持原态00010001保持原态保持原态RS

CPF从QQQSDRD1

CPF主JKCP

CP01001结论：CP高电平时F主状态由J、K决定，F从状态不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。3.JK触发器的逻辑功能Qn10011100Qn00010101Qn+1QnS'R'01CP高电平时F主状态由J、K决定，F从状态不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。J

K

Qn

Qn+100011011JK触发器状态表01010101J

K

Qn+100Qn

01010111QnJK触发器状态表(保持功能)

(置“0”功能)

(置“1”功能)(计数功能)CP下降沿触发翻转SD、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD、RD应接高电平。逻辑符号

CPQJKSDRDQ例：JK触发器工作波形CPJKQ下降沿触发翻转基本R-S触发器导引电路&B&AQQSDRD&C&D&E&FCPD9.1.4维持阻塞D触发器1.电路结构反馈线跳转&B&AQQSDRD&C&D&E&FCPD2.逻辑功能01（1）D

=01触发器状态不变0当CP=0时110当CP

=1时0101触发器置“0”封锁在CP=1期间，触发器保持“0”不变&B&AQQSDRD&C&D&E&FCPD2.逻辑功能01（1）D

=10触发器状态不变1当CP=0时111当CP=1时0110触发器置“1”封锁在CP=1期间，触发器保持“1”不变封锁D触发器状态表D

Qn+1

0101上升沿触发翻转逻辑符号DCPQQRDSDCP上升沿前接收信号，上降沿时触发器翻转，（其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1=Dn；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：例：D触发器工作波形图CPDQ上升沿触发翻转9.1.5触发器逻辑功能的转换1.将JK触发器转换为D触发器当J=D，K=D时，两触发器状态相同D触发器状态表D

Qn+1

0101J

K

Qn+100Qn

01010111QnJK触发器状态表D1

CPQJKSDRDQ仍为下降沿触发翻转2.将JK触发器转换为T触发器SDT

CPQJKRDQT触发器状态表T

Qn+1

01QnQn(保持功能)(计数功能)J

K

Qn+100Qn

01010111QnJK触发器状态表当J=K时，两触发器状态相同3.将D触发器转换为T´触发器触发器仅具有计数功能即要求来一个CP，触发器就翻转一次。CPQD=QD触发器状态表D

Qn+1

0101

CPQQD

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：

上述介绍双稳态触发器，它是构成时序电路的基本逻辑单元。9.2时序逻辑电路分析

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n位二进制时，要n个触发器。9.3寄存器10001111RDSDRDSDRDSDRDSD10清零0111写入指令&Q0&Q1&Q2&Q3读出指令0111并行输出方式&&&&QQQQ0000状态保持不变11019.3.1并行寄存器9.3.2移位寄存器(串行输入、串行或并行输出)不仅能寄存数码，还有移位的功能。所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d寄存数码下图是用JK触发器组成的移位寄存器清零D1移位脉冲23410111QQ3Q1Q2RD0000000100101011010110111011QJKF0Q0QJKF2QJKF1QJKF3数据依次向左移动，称左移寄存器，输入方式为串行输入。QQQ从高位向低位依次输入动画1110010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式清零D10111QQ3Q1Q2RD10111011QJKF0Q1QJKF2QJKF1QJKF3QQQ5移位脉冲786动画左移寄存器波形图12345678CP1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出四位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从 Q3端串行输出1011数码右移移位寄存器9.4计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)9.4.1二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。A.异步二进制加法计数器异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,这个进位信号应使相邻的高位触发器翻转。当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.1010清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP计数脉冲四位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个CP翻转一次QJKQQ3F210当相邻低位触发器由1变0时翻转异步二进制加法器工作波形2分频4分频8分频每个触发器翻转的时间有先后，与计数脉冲不同步CP12345678Q0Q1Q2以三位为例B.同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表

从状态表可看出：最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。四位二进制同步加法计数器级间连接的逻辑关系触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式F0每输入一CP翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0Q0=Q1=Q2=1J3=K3=Q1

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（只画出三位同步二进制计数器的逻辑电路）（加法）（减法）三位同步二进制加法计数器计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。

最低位触发器F0每一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP计数脉冲CP12345678Q0Q1Q2各触发器状态的变换和计数脉冲同步例:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP计数脉冲解：1.写出各触发器

J、K端和C端的逻辑表达式CP0=CP

K0=1