第6讲 组合逻辑电路设计

《EDA技术》课程教学讲授：戴正科2/5/2023湖南文理学院电气与信息工程学院第六讲组合逻辑电路设计

教学目的：使学生掌握组合逻辑电路的设计方法。

教学重点：CPLD/FPGA器件实现组合逻辑电路；编码器、译码器。

教学难点：VHDL与CPLD/FPGA工程实现。

教学方法：讲授法、计算机辅助法。

课时计划：2学时

使用教材：EDA技术及应用．谭会生等．西安：西安电子科技大学出版社

主要参考文献:

[1]徐光辉等．CPLD/FPGA的开发和应用[M]．北京：电子工业出版社

[2]侯伯亨等.VHDL硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社

[3][4]周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社课题：组合逻辑电路设计一、VHDL编程设计二、VHDL实际应用三、基本门电路设计四、四选一选择器电路设计七、作业五、三态门及总线缓冲器电路设计六、课堂小结3个二进制输入端A，B，C和8个译码输出端y0~y7。对输入A，B，C的值进行译码，确定输出端y0~y7的哪一个输出端变为有效（低电平），从而达到译码的目的。EN使能输入脚为方便译码器的控制或便于将来扩充用。表13-8线译码器的真值表（2）译码器的VHDL编程三、基本门电路设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGATEISPORT(A,B:INSTD_LOGIC;YAND,YOR,YNAND,YNOR,YNOT,YXOR:OUTSTD_LOGIC);ENDENTITYGATE;ARCHITECTUREARTOFGATEISBEGINYAND<=AANDB; --与门输出YOR<=AORB;--或门输出YNAND<=ANANDB;--与非门输出YNOR<=ANORB; --或非门输出YNOT<=NOTB; --反相器输出YXOR<=AXORB; --异或门输出ENDARCHITECTUREART;四、四选一选择器电路设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX41ISPORT(INP:INSTD_LOGIC_VECTOR(3DOWNTO0);A,B:INSTD_LOGIC;Y:OUTSTD_LOGIC);ENDENTITYMUX41;ARCHITECTUREARTOFMUX41ISSIGNALSEL:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSEL<=B&A;PROCESS(INP,SEL)BEGINIF(SEL="00")THENY<=INP(0);ELSIF(SEL="01")THENY<=INP(1);ELSIF(SEL="11")THENY<=INP(2);ELSEY<=INP(3);ENDIF;ENDPROCESS;ENDARCHITECTUREART;五、三态门及总线缓冲器电路设计1．三态门电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRISTATEISPORT(EN,DIN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);ENDTRISTATE;ARCHITECTUREARTOFTRISTATEISBEGINPROCESS(EN,DIN)BEGINIFEN='1'THENDOUT<=DIN;ELSEDOUT<='Z';--DOUT<='1';ENDIF;ENDPROCESS;ENDARCHITECTUREART;五、三态门及总线缓冲器电路设计2．单向总线驱动器电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTR1_BUF8ISPORT(DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);EN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYTR1_BUF8;ARCHITECTUREARTOFTR1_BUF8ISBEGINPROCESS(EN,DIN)BEGINIF(EN='1')THENDOUT<=DIN;ELSEDOUT<="ZZZZZZZZ";ENDIF;ENDPROCESS;ENDARCHITECTUREART;五、三态门及总线缓冲器电路设计3．双向总线驱动器电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYBIDIRISPORT(A,B:INOUTSTD_LOGIC_VECTOR(7DOWNTO0);EN,DIR:INSTD_LOGIC);ENDENTITYBIDIR;ARCHITECTUREARTOFBIDIRISSIGNALAOUT,BOUT:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(A,EN,DIR)BEGINIF((EN='0')AND(DIR='1'))THENBOUT<=A;ELSEBOUT<="ZZZZZZZZ";ENDIF;B<=BOUT;ENDPROCESS;PROCESS(B,EN,DIR)BEGINIF((EN='0')AND(DIR='0')