北航艾明晶EDA完整教程02

计算机EDA设计

教程北航计算机学院艾明晶12.1PLD的分类2.2PLD的基本结构2.3CPLD的结构与特点2.4FPGA的结构与特点2.5主要的PLD厂商2.6Altera公司的系列产品2.7Xilinx公司的系列产品共2学时第2章PLD器件结构22.1PLD的分类一、按集成度分类二、按结构特点分类三、按编程特点分类内容概要32.1PLD的分类一、按集成度分类集成度是PLD的一项重要指标。图2-1PLD按集成度分类PLDLDPLD(SPLD)FPGAPROMFPLACPLDPALGALHDPLDGAL22V10是低密度PLD和高密度PLD的分水岭！42.1PLD的分类1.低密度可编程逻辑器件（LDPLD）（1）

PROM（ProgrammableRead-OnlyMemory，可编程只读存储器）采用熔丝工艺编程，由固定的与阵列和可编程的或阵列组成；早期PROM只能写一次，不可擦除或重写；后来又出现可多次擦写PROM：EPROM（紫外线擦除可编程只读存储器）和E2PROM（电擦写可编程只读存储器）；特点：成本低，编程容易，适合于存储函数、数据和表格（2）FPLA（FieldProgrammableLogicArray，现场可编程逻辑阵列）在PROM基础上发展的一种PLDFPLA器件的特点：由可编程的与阵列和可编程的或阵列组成；编程工艺采用熔丝开关，为一次性编程器件；占用较大硅片面积；逻辑函数输出以与-或表达式形式出现。注：FPLA现已不常生产和使用！5

图2-2标准门电路构成的组合逻辑电路与阵列、或阵列均固定！2.1PLD的分类62.1PLD的分类图2-3FPLA的基本熔丝结构行线（输入变量）列线（乘积项）行线（输出函数）72.1PLD的分类与阵列、或阵列均可编程注：使用PLD编程器在现场可对与-或两级阵列各交叉点编程，就能得到不同的逻辑函数——这就是现场可编程逻辑阵列的含义。图2-4FPLA的映像逻辑图82.1PLD的分类（3）PAL（ProgrammableArrayLogic，可编程阵列逻辑）继FPLA之后，第一个具有典型实用意义的PLD分类：根据生产工艺的不同，分为TTL型、CMOS型及ECL型PAL。PAL器件的特点由可编程的与阵列和固定的或阵列组成；速度快、功耗低；除CMOS型PAL外，其他PAL器件均为一次性编程器件；输出及反馈电路有多种结构类型。92.1PLD的分类

行线（输入变量）列线（乘积项）与阵列可编程，或阵列固定

图2-5PAL器件的基本结构102.1PLD的分类（4）GAL（GenericArrayLogic，通用逻辑阵列）工艺上采用EEPROM的浮栅技术，具有可擦除、可重新编程、数据可长期保存和可重新组合结构的特点。比PAL器件功能更强，结构更灵活，可取代同型号的PAL器件。应用于低成本、不要求保密、电路简单的场合。GAL区别于PAL和其他SPLD的最主要一点是其输出结构采用灵活的、可编程的输出逻辑宏单元（OLMC，OutputLogicMacroCell）的形式。112.1PLD的分类(1)或门(2)D触发器(3)可编程多路开关图2-6GAL器件输出逻辑宏单元OLMC(4)输出缓冲器返回122.1PLD的分类类型出现时期逻辑结构编程工艺编程次数输出电路PROM20世纪70年代初期与阵列固定、或阵列可编程熔丝开关一次性固定FPLA20世纪70年代中期与阵列、或阵列均可编程熔丝开关一次性固定PAL20世纪70年代末期与阵列可编程、或阵列固定，有输出反馈单元TTL型CMOS型ECL型一次性多次一次性固定GAL20世纪80年代初期PAL型在系统编程型FPLA型EEPROM100次以上可编程表2-1SPLD器件的性能特点比较132.1PLD的分类PAL和GAL器件的缺点：低密度，逻辑阵列规模小，每个器件仅相当于几十个等效门；结构简单，只能实现规模较小的电路，不适于较复杂逻辑电路的设计；不能完全杜绝编程数据的非法抄袭。SPLD器件的基本结构：与或阵列通过编程改变与阵列、或阵列的内部连接，实现不同的逻辑功能142.1PLD的分类2.高密度可编程逻辑器件（HDPLD）（1）

CPLD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件）采用CMOSEPROM、EEPROM、FlashMemory和SRAM等编程技术，构成了高密度、高速度和低功耗的PLD。大多由宏单元、可编程I/O单元和可编程内部连线组成。其集成度远远高于PAL和GAL，用来设计数字系统，体积小、功耗低、可靠性高。（2）FPGA（FieldProgrammableGatesArray，现场可编程门阵列器件）基本结构一般由3个可编程逻辑模块阵列组成：可配置逻辑模块（CLB，ConfigurableLogicBlocks）输入/输出模块（IOB，Input/OutputBlocks）互连资源（ICR，InterconnectCapitalResource）

或叫可编程互连线PI（ProgrammableInterconnect）FPGA器件内还有一可配置的SRAM，加电后存储配置数据，该数据决定了器件的具体逻辑功能。152.1PLD的分类二、按结构特点分类目前常用的PLD都是从与或阵列和门阵列两类基本结构发展而来因此按结构特点PLD分为两大类：

（1）阵列型的PLD器件：基本结构为与或阵列；（2）单元型的PLD器件：基本结构为逻辑单元SPLD（包括PROM、PLA、PAL、GAL）和绝大多数CPLD都属于阵列型的PLD器件FPGA则属于单元型的PLD器件：其基本结构为可编程的逻辑块。162.1PLD的分类三、按编程特点分类1.按编程次数分类（1）

一次性编程（OTP，OneTimeProgrammable）PLD采用熔丝工艺制造，熔丝断后不能再接上；反熔丝短路后也不能再断开，因此仅能一次性编程，不能重复编程和修改。不适用于数字系统的研制、开发和实验阶段使用，而适用于产品定型后的批量生产。

（2）可多次编程PLD大多采用场效应管作编程元件，控制存储器存储编程信息。通常采用EPROM、EEPROM、FLASH或SRAM工艺制造。可重复编程和修改，适用于数字系统的研制、开发和实验阶段使用。172.1PLD的分类类型一次性编程PLD可多次编程PLD编程元件熔丝型开关反熔丝型开关EPROM、EEPROM、FlashMemory或SRAM特点只允许对器件编程一次，不能修改可重复编程多次，可反复修改举例PROMEPROM、E2PROM、PAL、GAL、CPLD、FPGA适应范围产品定型后的批量生产数字系统的研发、实验阶段表2-2一次性编程器件与可多次编程器件的比较18基本可编程元件：熔丝型开关反熔丝型开关基于浮栅编程技术的可编程元件基于SRAM的可编程元件

2.1PLD的分类2.按照不同的编程元件和编程工艺分类PLD是一种数字集成电路的半成品，在它的芯片上按照一定的排列方式集成了大量的门和触发器等基本逻辑元件，使用者可以利用某种开发工具对它进行加工，把片内的元件连接起来，使它完成某个逻辑电路或系统功能，成为一个可以在实际电子系统中使用的专用集成电路。PLD实际上是通过对器件内部的基本可编程元件进行编程来实现用户所需的逻辑功能的。PLICE反熔丝ViaLink元件紫外光擦除EPROM电擦除EPROM闪速存储器FlashMemory192.1PLD的分类按照不同的编程元件和编程工艺划分，PLD器件可分为4类：

（1）采用熔丝型开关或反熔丝型开关的PLD（2）采用紫外光擦除EPROM的PLD（3）采用电擦除EPROM的PLD（4）采用SRAM结构的PLD非易失性器件和易失性器件一般将采用前3类编程工艺的器件称为非易失性器件，这类器件在编程后，配置数据将一直保持在器件内，掉电后数据也不会丢失，直至将它擦除或重写。采用第4类编程工艺的器件称为易失性器件，这类器件在编程后，每次掉电后数据会丢失，在每次上电时需要重新配置数据。202.1PLD的分类PLICE反熔丝ViaLink元件紫外光擦除EPROM电擦除EPROM闪速存储器FlashMemory类型存储编程信息的元件擦除方式掉电易失性编程次数采用熔丝型或反熔丝型开关的器件PROM不可擦除非易失性一次采用紫外光擦除EPROM的器件EEPROM紫外光擦除非易失性多次采用电擦除EPROM的器件EEPROM或FlashMemory电擦除非易失性多次采用SRAM结构的器件SRAM电擦除易失性多次表2-3按照不同的编程元件和编程工艺划分大部分CPLD采用电擦除EPROM的编程元件，大部分FPGA采用SRAM结构212.2PLD的基本结构一、PLD结构原理二、PLD电路的表示方法三、SPLD的结构内容概要222.2PLD的基本结构一、PLD结构原理任何组合逻辑函数均可化为“与或”表达式，用“与门-或门”二级电路实现，任何时序电路都是由组合电路加上存储元件（触发器）构成的。从原理上说，与或阵列加上寄存器的结构就可以实现任何数字逻辑电路。PLD采用与或阵列加上寄存器、加上可灵活配置的互连线的结构，即可实现任意的逻辑功能。232.2PLD的基本结构与或阵列：PLD结构的主体，用来实现各种逻辑函数和逻辑功能。输入缓冲电路：增强输入信号的驱动能力，产生输入信号的原变量和反变量；一般具有锁存器、甚至是可组态的宏单元。输出缓冲电路：对将要输出的信号进行处理，既能输出纯组合逻辑信号，也能输出时序逻辑信号。一般有三态门、寄存器等单元，甚至是宏单元。输入缓冲电路输出输入与阵列或阵列输出缓冲电路→→...→

→→...→

图2-7PLD的基本结构框图242.2PLD的基本结构二、PLD电路的表示方法1.PLD缓冲电路的表示PLD的输入缓冲器和输出缓冲器都采用互补的结构2.PLD与门表示法图中乘积项P=ABC252.2PLD的基本结构3.PLD或门表示法图中F=P1+P2+P34.PLD连接的表示法下图为PLD中阵列交叉点3种连接方式的表示法。图（a）为厂家生产芯片时即已连接好，不可改变；图（b）和（c）靠编程实现。（a）固定连接（b）可编程连接（c）断开262.2PLD的基本结构5.简单阵列的表示图中输出O1=P1+P2=/I1/I2I3+I1I2/I3乘积项P1乘积项P2272.2PLD的基本结构三、SPLD的结构1.PROM阵列结构与阵列固定（包含输入信号所有可能的组合），或阵列可编程。采用的是熔丝开关，为一次性编程PLD。固定的与阵列可编程的或阵列282.2PLD的基本结构2.PAL与GAL阵列结构PAL与GAL门阵列结构相同：与阵列可编程，或阵列固定。GAL区别于PAL和其他SPLD的最主要一点是其输出结构采用灵活的、可编程的输出逻辑宏单元（OLMC，OutputLogicMacroCell）的形式。可编程的与阵列固定的或阵列292.3CPLD的结构与特点一、宏单元二、可编程I/O单元三、可编程连线阵列四、CPLD的性能特点

内容概要302.3CPLD的结构与特点CPLD：ComplexProgrammableLogicDevice，复杂可编程逻辑器件是在PAL、GAL基础上发展起来的阵列型PLD。采用CMOSEPROM、EEPROM、FlashMemory和SRAM等编程技术，构成了高密度、高速度和低功耗的PLD。基本结构：大多由宏单元、可编程I/O单元和可编程内部连线组成。CPLD集成度远远高于PAL和GAL，用来设计数字系统，体积小、功耗低、可靠性高。312.3CPLD的结构与特点（1）逻辑阵列块（2）I/O控制块（3）可编程互连阵列Altera公司的MAX7000S的结构框图322.3CPLD的结构与特点一、宏单元CPLD的逻辑宏单元主要包括与或阵列、触发器和多路选择器等电路，能独立地配置为组合或时序工作方式。GAL器件的逻辑宏单元与I/O单元做在一起，称为输出逻辑宏单元（OLMC）；CPLD的逻辑宏单元都做在内部，称为内部逻辑宏单元。332.3CPLD的结构与特点Altera公司MAX7000S宏单元结构（1）逻辑阵列（3）可编程触发器（2）乘积项选择矩阵342.3CPLD的结构与特点逻辑宏单元结构和I/O控制结构比GAL有所改进，逻辑宏单元具有如下特点：（1）乘积项共享结构为提供所需要的逻辑资源，可以借助可编程开关将同一宏单元（或其他宏单元）中未使用的乘积项联合起来使用，这称为乘积项共享。每个宏单元中含有两个或项输出，每个或项均由固定的几个乘积项输入。每个或项输出均可连接到相邻的宏单元。提高了各单元或门的使用效率，可实现较复杂的逻辑功能。352.3CPLD的结构与特点图2-8乘积项共享结构或门（1）或门（2）362.3CPLD的结构与特点（2）多触发器和“隐埋”触发器结构每个逻辑宏单元内含有两个或两个以上的触发器。其中只有一个可与I/O引出端相连，其余均为“隐埋”触发器，不与输出端相连，但可以反馈到与阵列，构成更复杂的时序电路。可提高内部资源利用率。GAL的OLMC只有1个触发器（3）触发器类型可编程结构通过对输出触发器编程，可实现4种不同类型触发器结构：D、T、J-K和R-S触发器。它们与逻辑宏单元相配合，可实现多种逻辑电路结构。372.3CPLD的结构与特点二、可编程I/O单元输入输出单元（I/O单元）要考虑以下一些要求：能够兼容TTL和CMOS多种接口电压和接口标准；可配置为输入、输出、双向I/O、集电极开路和三态门等各种组态；能提供适当的驱动电流，以直接驱动发光二极管等器件；降低功率消耗，防止过冲和减少电源噪声。I/O单元分布于器件的四周，提供器件外部引脚与内部逻辑之间的连接。主要由触发器和缓冲器组成。

每个IOB控制一个外部引脚，可将其编程为输入、输出或双向I/O功能，或集电极开路、三态门等。382.3CPLD的结构与特点三、可编程连线阵列PIA，ProgrammableInterconnectArray。其作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。采用固定长度的连线进行连接，从而有固定的延时，使时间性能容易预测。而在FPGA中基于通道布线方案的布线延时是累加的、可变的，并与路径有关——延迟不可预测！392.3CPLD的结构与特点四、CPLD的性能特点（1）可多次编程、改写和擦除。（2）采用CMOSEPROM、EEPROM、FlashMemory和SRAM等编程技术，具有高密度、高速度、高可靠性和低功耗。（3）I/O端数和内含触发器可多达数百个，集成度远远高于PAL和GAL。（4）有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。（5）内部时间延迟与器件结构及逻辑连接等无关，可预测，易消除竞争冒险。（6）有多位加密位，且器件等效数千个逻辑门以上，因此可杜绝编程数据的非法抄袭。CPLD能实现较复杂的逻辑，不仅仅因为采用了先进的编程工艺和逻辑结构，还在于提供了先进的数字系统设计开发工具。402.4FPGA的结构与特点一、可配置逻辑模块（CLB）二、输入/输出模块（IOB）三、可编程互连线（PI）四、片内RAM五、FPGA的性能特点六、FPGA与CPLD的区别内容概要412.4FPGA的结构与特点与CPLD相比，FPGA具有更高的集成度、更强的逻辑功能和更大的灵活性。FPGA器件基本结构

一般由3个可编程逻辑模块阵列组成：可配置逻辑模块（CLB，ConfigurableLogicBlock）输入/输出模块（IOB，Input/OutputBlock）可编程互连线PI（ProgrammableInterconnect），或叫互连资源（ICR，InterconnectCapitalResource）

FPGA器件内还有一可配置的SRAM，其加电后存储的数据决定器件的具体逻辑功能。422.4FPGA的结构与特点图2-9FPGA基本结构(XilinxXC4000)（1）（2）（3）432.4FPGA的结构与特点一、可配置逻辑模块（CLB）CLB是FPGA的主要组成部分，是实现逻辑功能的基本结构单元。它主要由逻辑函数发生器、触发器、数据选择器等电路组成。在Xilinx公司的XC4000器件中每个CLB由3个组合逻辑函数发生器、

2个触发器和由数据选择器组成的内部控制电路构成。

图2-10XC4000的CLB基本结构442.4FPGA的结构与特点逻辑函数发生器G、F、H均为查找表结构，其工作原理类似于ROM，其物理结构是静态存储器（SRAM）。SRAM的地址线即输入变量值，SRAM的输出为逻辑函数值。N个输入的查找表可以实现任意一个N输入的组合逻辑函数。G、F为4输入函数发生器，H为3输入函数发生器，。G、F和H结合起来，总共可以实现多达九变量的组合逻辑函数。CLB中的两个边沿触发的D触发器主要用来实现寄存器逻辑。它们有公共的时钟和时钟使能输入端，S/R控制电路可以分别对两个触发器异步置位和复位，每个触发器都可以配置成上升沿触发和下降沿触发。CLB中的各种数据选择器(4选1，2选1等)可以被编程，分别用来选择触发器激励输入信号、时钟有效边沿、时钟使能信号以及输出信号，它们的地址控制信号均由编程信息提供。452.4FPGA的结构与特点二、输入/输出模块（IOB）IOB分布于器件的四周，提供器件外部引脚与内部逻辑之间的连接。主要由触发器和缓冲器组成。每个IOB控制一个外部引脚，可将其编程为输入、输出或双向I/O功能，或组合逻辑、寄存器逻辑、三态逻辑等。

可编程接口图2-11XC4000的IOB基本结构462.4FPGA的结构与特点三、可编程互连线（PI）遍布器件内部，提供高速可靠的内部连线。它将CLB之间、CLB和IOB之间连接起来，构成复杂的逻辑。主要由纵横分布在CLB阵列之间的金属线网络和位于纵横交叉点上的可编程开关矩阵（PSM，ProgrammableSwitchMatrix）组成。FPGA使用分层连线资源结构，提供3种连接结构：单长线连接双长线连接长线连接CPLD采用固定长度的连线!472.4FPGA的结构与特点（1）单/双长线连接用于CLB之间的连接。任意两点间的连接都要通过开关矩阵。利于相邻CLB之间的快速互连和复杂互连，但FPGA内部时延与器件结构和逻辑布线等有关，其信号传输时延不确定。通用单长线连接包括夹在CLB之间的8条垂直和8条水平金属线段，其交叉点是PSM。用于相邻CLB或CLB与IOB之间的连接。通用双长线连接包括夹在CLB之间的4条垂直和4条水平金属线段。其长度是单长线的两倍。用于连接两个相隔（非相邻）的CLB。482.4FPGA的结构与特点图2-12通用单/双长线连接结构相邻相邻相隔相隔单长线双长线492.4FPGA的结构与特点（2）长线连接长线是水平或垂直地贯穿于整个芯片的金属线，称为水平长线和垂直长线。不经过PSM，信号延迟小，主要用于长距离或多分支信号（如控制、时钟信号）的传送。

502.4FPGA的结构与特点四、片内RAM在进行数字信号处理、数据加密或数据压缩等复杂数字系统设计时，要用到存储器。如果将存储模块集成到PLD芯片中，可简化设计，提高系统速度，还可减少数据存储的成本，使芯片内外数据交换更可靠。目前新一代FPGA都提供片内RAM。这种片内RAM的速度非常快，读操作的时间为3~4ns，写操作的时间为5ns。FPGA的片内RAM分为两类：块RAM分布式RAM512.3CPLD的结构与特点五、FPGA的性能特点（1）采用SRAM编程技术，具有高密度、高速度、高可靠性和低功耗。（2）丰富的I/O端数和触发器，集成度远远高于PAL和GAL。（3）结构灵活，内部的CLB、IOB和PI均可编程；强有力的组合逻辑函数发生器，可实现多个变量的任意逻辑。可满足各种数字电路系统设计的需要。（4）某些FPGA还提供片内高速RAM，可用于FIFO等的设计。（5）

每次上电时需进行数据配置；断电后，配置数据自动丢失。（6）内部时间延迟与器件结构及逻辑连接等有关，故信号传输时延不可预测——缺点。与CPLD的最大区别!522.4FPGA的结构与特点六、FPGA与CPLD的区别编程技术与数据易失性通常FPGA采用SRAM进行功能配置，可以重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。而一般CPLD器件采用EEPROM存储技术，可重复编程，且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。触发器资源FPGA器件由于含有丰富的触发器资源，容易实现时序逻辑，若要求实现比较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使它更适合于实现大规模的组合逻辑功能，而它的触发器资源相对比较少。532.4FPGA的结构与特点芯片利用率FPGA多为细粒度结构。FPGA内部有丰富连线资源，CLB分块比较小，芯片利用率比较高。CPLD多为粗粒度结构。CPLD宏单元的与或阵列较大，通常不能完全被应用，而且宏单元之间主要通过高速数据通道连接，容量有限，限制了器件的灵活布线，因此CPLD利用率比FPGA低。布线结构与延时预测性FPGA为非连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时难以预测，要求开发软件允许工程师对关键的路线给予限制。CPLD为连续式布线。CPLD每次布线路径一样，其连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连，消除了分段式互连结构在定时上的差异，并且在逻辑单元之间提供快速而且具有固定延时的通路。另外，CPLD的延时比较小。542.4FPGA的结构与特点表2-4FPGA与CPLD的比较552.5主要的PLD厂商主要的PLD厂商：ProviderProductDescriptionEDAToolAlteraCPLD：MAX；

FPGA：FLEX，APEX，Cyclone，StratixOneofthe3biggestPLDprovidersintheworld.ReprogrammablePLDMAX+PLUSⅡ（第三代），QuartusⅡ（第四代）XilinxCPLD：CoolRunner，XC9500；FPGA：XC4000，Virtex，SpartanOneofthe3biggestPLDprovidersintheworld.TheinventerofFPGA.ReprogrammablePLDFoundation（早期的开发工具），ISELattice高密度PLD：ispLSI，ispMACH；低密度PLD：ispGAL/PAL，ispGDX，ispGDSOneofthe3biggestPLDprovidersintheworld.Theinventerof

ISPtechnology,GAL.ispDesignEXPERT，ispLEVER（2002年新推出）

ActeleX，MX，SX/SX-A

TheleaderofOTP（OneTimeProgrammable）FPGA.Widelyusedinmilitary，aeronauticsandspacefields.Designer，Libro2.2562.5主要的PLD厂商1.

Altera公司九十年代以后发展很快，是三大PLD供应商之一。早期有MAX系列（第一代基于乘积项结构的CPLD）；后来有FLEX系列、APEX系列、ACEX系列；2002年推出Cyclone系列（成本最低）、Stratix系列（高速、高密度）；2004年推出CycloneII系列、StratixII系列，MAXII系列（第二代低成本MAXCPLD产品，采用新的查找表结构）Altera公司的PLD的特点：高性能高集成度高性价比器件延时可预测丰富的IP核、宏功能库Altera、Xilinx和Lattice是全球最大的三个PLD厂商,全球CPLD/FPGA产品60%以上是由Altera和Xilinx提供的。572.5主要的PLD厂商2.

Xilinx（赛灵思）公司FPGA的发明者（Xilinx公司于1985年首次推出FPGA），老牌PLD公司；三大PLD供应商之一；产品种类较全：FPGA：XC，Virtex，Spartan系列CPLD：CoolRunner，XC9500系列通常来说，在欧洲用Xilinx产品的人多，在日本和亚太地区用Altera产品的人多，在美国则是平分秋色。开发软件：Foundation——早期的开发工具，逐步被ISE取代；

ISE——Xilinx公司集成开发的工具；ISEWebpack——Xilinx提供的免费开发软件，功能比ISE少一些，可以从Xilinx网站下载；嵌入式开发套件（EDK）——用于开发集成PowerPC硬核和MicroBlaze软核CPU的工具；SystemGeneratorforDSP——配合Mathlab，在FPGA中完成数字信号处理的工具。582.5主要的PLD厂商3.Lattice（莱迪思）公司ISP（InSystemProgrammable）技术的发明者，ISP技术极大地促进了PLD产品的发展。三大PLD供应商之一；GAL器件最早由Lattice公司生产，于80年代初期推出。其PLD产品包括高密度PLD和低密度PLD。主要产品有ispLSI2000/5000/8000，MACH4/5，ispMACH4000等。中小规模PLD比较有特色，不过其大规模PLD、FPGA的竞争力还不够强。

1999年推出可编程模拟器件。开发工具比Altera和Xilinx略逊一筹。开发工具主要有ispDesignEXPERT、ispLEVER（后者2002年新推出）。592.5主要的PLD厂商4.Actel公司是反熔丝（一次性烧写）PLD的领导者，1988年推出第一个反熔丝（antifuse）FPGA产品。由于反熔丝PLD抗辐射、耐高低温、功耗低、速度快，所以在军品和宇航级上有较大优势。Altera和Xilinx则一般不涉足军品和宇航级市场。是FPGA的专业制造商。其FPGA产品被广泛应用于通讯、计算机、工业控制、军事、航空和其他电子系统。由于采用了独特的抗熔丝硅体系结构，其FPGA产品具有可靠性高、抗辐射强、能够在极端环境条件下使用等特点，因而被美国宇航局的太空船（spacecraft）、哈勃望远镜修复、火星探测器（MarsExplorer）、国际空间站（Internationalspacestation）等项目所采用。结合了E2CMOS和ISP技术，采用的是反熔丝开关，因此为OTP一次性编程器件。适于产品定型后的批量生产，便于保护知识产权。开发工具有Designer，Libro2.2。602.6Altera公司的系列产品一、Altera器件系列简介二、Altera器件的用户I/O引脚和典型可用门三、Altera器件的命名方法四、MAXⅡ系列五、Cyclone系列六、CycloneⅡ系列七、Stratix系列八、StratixⅡ系列九、StratixGX系列内容概要612.6Altera公司的系列产品一、Altera器件系列简介注1：2002年还推出StratixGX系列，支持高速信号。注2：除MAX系列为CPLD外，其余均为FPGA。

Altera的PLDMAX系列ClassicMAX3000AMAX5000MAX7000MAX7000SMAX7000AMAX7000BMAX9000MAXⅡFLEX系列FLEX6000FLEX8000FLEX10KFLEX10KAFLEX10KBFLEX10KVFLEX10KEAPEX系列APEX20KAPEX20KEAPEXⅡACEX系列ACEX1KACEX2KCyclone系列CycloneCycloneⅡStratix系列StratixStratixⅡ622.6Altera公司的系列产品Altera公司的PLD产品

MAX系列基于乘积项的结构，第一代CPLD（第二代MAXⅡ基于查找表）FLEX系列基于查找表的结构，集CPLD和FPGA的优点于一身

APEX系列（支持SOPC）系统级芯片，多核结构，集成度较高

ACEX系列结构与FLEX10K系列器件类似，但工作电压和制作工艺不同

Cyclone系列（支持SOPC）

2002年推出低成本FPGACyclone，2004年推出Cyclone

ⅡStratix系列（支持SOPC）

2002年推出高速度、高密度FPGAStratix，2004年推出StratixⅡ632.6Altera公司的系列产品HardCopy系列器件——业界最引人注目的结构化ASIC。在最终投片前，使用Stratix系列器件进行设计原型的开发和验证，然后将其无缝移植到全定制器件HardCopy中，无风险、低成本、周期短。关键特性：在系统和硅片内大批量设计验证；FPGA原型至低成本、大批量结构化ASIC的全套移植；对FPGA原型的置入式替代；可采用Cadence、MentorGraphics、Synopsys和Synplicity公司的标准综合、验证、时序分析和等价校验工具，并结合Altera的QuartusⅡ软件进行设计；支持NiosⅡ嵌入式处理器。642.6Altera公司的系列产品二、Altera器件的用户I/O引脚和典型可用门

652.6Altera公司的系列产品三、Altera器件的命名方法可用门数，以K为单位1.FLEX系列EPF10K250

FLEX10K系列，有250＊1000个可用逻辑门

EPF6010

FLEX6000系列，有10＊1000个可用逻辑门

2.MAX系列EPM9320

MAX9000系列，有320个可用宏单元

EPM7032

MAX7000系列，有32个宏单元

EP610、EP910、EP1810Classic系列

*EPM240

MAXⅡ系列，有240个逻辑单元

3.APEX系列EP20K1500 APEX20K系列，有1500＊1000个可用逻辑门

*EP2A90 APEXII系列，约有90＊1000个LE宏单元数逻辑单元数662.6Altera公司的系列产品4.ACEX系列

EP1K30 ACEX1K系列，有30＊1000个可用逻辑门---------------------------------------------------------------------------------*5.Cyclone系列

EP1C20 Cyclone系列，约有20＊1000个LEEP2C70 CycloneⅡ系列，约有70＊1000个LE*6.Stratix系列

EP1S80 Stratix系列，约有80＊1000个LEEP2S180 StratixⅡ系列，约有180＊1000个LE*7.

StratixGX系列

EP1SGX40G StratixGX系列，约有40＊1000个LE新产品的容量均用LE数来衡量！672.6Altera公司的系列产品四、MAXⅡ系列682.6Altera公司的系列产品MAXⅡ:TheLowest-CostCPLDEver0.18-μmFlash

TechnologyNewLogicArchitecture——LUT（ComparewithMAX——ProductTerm）1/2theCost1/10thePowerConsumption2XthePerformance4XtheDensityNon-Volatile,Instant-On（瞬态启动）Supports3.3-,2.5-&1.8-VSupplyVoltages692.6Altera公司的系列产品MAXⅡAdvantages702.6Altera公司的系列产品FormulaforBreakthrough712.6Altera公司的系列产品MAXⅡ

DeviceFamily722.6Altera公司的系列产品MAXⅡPackaging&UserI/OPins低成本封装：TQFP和FBGA每一种密度下的每一种封装具有优化的I/O引脚数引脚与MAX7000或MAX3000不兼容732.6Altera公司的系列产品1.成本优化的架构

传统的CPLD架构基于宏单元的逻辑阵列块（LAB）和特定的全局布线矩阵（GlobalRouting）——逻辑密度增加，布线区域呈指数增长MAXⅡ的CPLD架构基于LUT的LAB阵列和特定的多轨道连线（MultiTrackInterconnect）——逻辑密度增加，布线区域呈线性增长MAXⅡ系列的主要特征742.6Altera公司的系列产品MAXⅡ

Architecture752.6Altera公司的系列产品2.低功耗762.6Altera公司的系列产品MAX&MAXIIComparison772.6Altera公司的系列产品3.高性能

MAX7000系列工作频率可达151.5MHz，tPD=6nsMAXII工作频率可达300MHz，tPD=3.6ns4.用户Flash存储器（MAX系列没有）

内嵌用户Flash存储器，容量8Kbit，用户可访问、可编程。用途替代串行EEPROM，存储修订版本号或序列号；替代通用小容量Flash，存储ASIC、ASSP、模拟器件、微处理器或微控制器的初始化数据。与用户Flash存储器的接口串行外设接口（SPI），并口，可编程逻辑例化的接口782.6Altera公司的系列产品5.实时在系统可编程能力（ISP）

Flash配置块和可编程逻辑块分离，使得ISP成为可能，允许用户编程正在工作的器件；无须将设备断电，可快速进行现场产品升级。远程升级的步骤（1）通过一个确定的、或远程的连接，将编程比特流发送给应用系统，通过JTAG端口将数据下载到配置Flash存储器中并存储，此时用户Flash存储器、可编程逻辑和I/O管脚依然在工作状态，正常运行不受干扰；（2）新比特流可以立即更新可编程逻辑，或等到下一个上电循环当系统使用较少时再更新。792.6Altera公司的系列产品6.灵活的多电压MultiVolt内核允许器件在1.8V、2.5V或3.3V电源电压环境下工作：对应1.8V、2.5V或3.3V电源电压，有两个器件系列，设计者可根据电路板的电源电压选择不同的器件系列，从而减少电源电压的种类数量，简化板级设计；支持Altera的多电压I/O接口特性：允许和其它器件保持1.5V、1.8V、2.5V或3.3V逻辑级的无缝连接。因为MAXII器件内部有两个或4个I/O区，每个I/O区可采用独立的VCCIO供电。802.6Altera公司的系列产品7.JTAG翻译器

MAXII具有被称为JTAG翻译器的功能：允许通过MAXII器件执行定制的JTAG指令，配置单板上不兼容JTAG协议的器件（如标准Flash器件）；可作为Flash下载器使用8.I/O能力MAXII的I/O能力加强了易用性和系统集成能力：支持多种I/O标准（见《基于FPGA的嵌入式系统设计》P16表1.5）；支持热插拔（见书P16表1.6）；快速I/O连接；多个I/O区，每个I/O区支持一个独立的I/O标准，与其他器件保持多个电压级别的无缝连接。812.6Altera公司的系列产品五、Cyclone系列822.6Altera公司的系列产品1.概述有史以来成本最低的FPGA；比以前的低成本FPGA性能优越57%；采用成本优化的全铜SRAM工艺，工艺线宽0.13m；电源电压1.5V；支持热插拔；完全支持3.3V单端I/O标准；完全符合3.3VPCI规范2.2版本；2,910～20,060个逻辑单元(EP1C3~EP1C20）；59,904~294,912bit的嵌入RAM；封装形式多种：144-PinTQFP，……，400-PinFBGA；EP1C20最大用户I/O引脚数为301。低成本！832.6Altera公司的系列产品Note:AllDensitiesWillbeOfferedinAllSpeedGrades(-6,-7,-8)(1)250KUnitsin2004(2)50KUnitsforEnd2003PricesStarting

at$4EP1C3EP1C4EP1C6EP1C12EP1C202,9104,0005,98012,06020,0601222258K76K90K234K288K104301185249301DeviceLogic

ElementsPLLsMemory

BitsMaximum

UserI/OPins3412972103129LVDSCompatible

Channels$4.00$7.50$8.95$25.00$40.00High-VolumePrice(1)$5.00$11.00$13.00$27.00$60.00VolumePrice(2)CycloneFamilyOverview这里C指Cyclone系列，C后面的数字代表逻辑单元数，以K为单位。

842.6Altera公司的系列产品CyclonePackageOfferings&UserI/OPins100-Pin

TQFP*

0.5mm

16x1665Device

EP1C3EP1C4EP1C6EP1C12EP1C20DenotesVerticalMigration324-PinFBGA*

1.0mm

19x19249249233240-PinPQFP*

0.5mm

34.6x34.6185173144-Pin

TQFP*

0.5mm

22x2210498400-PinFBGA*

1.0mm

21x21301301256-PinFBGA*

1.0mm

17x17185185*TQFP=ThinPlasticQuadFlatPack纤薄四方扁平封装*PQFP=PlasticQuadFlatPack塑料四方扁平封装*FBGA=FinelineBGA细线球体栅格阵列封装852.6Altera公司的系列产品HalfthePriceofCompetitionProASIC

DevicesSpartan-IIE

DevicesRelativeDieSizeDensity(LEs)PriceConfigurationCyclone

DevicesispXP

Devices1.05,980$8.95Optional2.16,144$17.95OptionalN/A~6,100~$35.00EmbeddedN/A7,056~$125.00EmbeddedProduct

FeaturesPLUS(1)Competitors’PricingObtainedfrom(orBasedon)ProductPressReleasesonDevicesShippingToday(1)EP1C6862.6Altera公司的系列产品CompleteLow-CostSolutionConfigurationDeviceNewLow-CostSerialConfigurationDeviceFamilySignificantlyReducesOverallSolutionCostRelativeCostVolume

Pricingof$1to$3PreviousAltera®SolutionsCyclone™

Solution65%

TotalCostReduction1.751.501.251.000.750.500.250FPGA872.6Altera公司的系列产品ImplementingaLow-CostMicroprocessorin

CycloneDevicesEffectiveCostofProcessor&PeripheralsLessthan$2Device

Cost(1)Effective

ProcessorCostQuantity$4.00$8.00$12.00$2.00$4.00$6.00250K10K100(1)PricingForEP1C3T100TodayProcessor&PeripheralsConsumeLessthan1,500LEs882.6Altera公司的系列产品EP1C20DeviceFloorplanEP1C20Phase-LockedLoops(PLLs)LogicArrayM4KRAMBlockBottomIOEs:LVDS&DDRTopIOEs:LVDS&DDRSideIOEs:LVDS,DDR

&PCISideI/OElements(IOEs):LVDS,

DDR&PCI（1）（2）（3）（4）892.6Altera公司的系列产品2.嵌入式存储资源由1列或2列M4K存储器块组成。M4K块可以用来实现软乘法器，以满足图像处理、音频处理和消费类电子产品的需要；软乘法器可以根据数据位宽、系数位宽来定制，并根据需要选择精度。902.6Altera公司的系列产品M4KEmbeddedMemoryBlocksType: M4KRAMBlockApplications: HeaderStorage,Channelized Functions,PacketProcessingSize: 4,608Bits(IncludesParityBits)Features200-MHzPerformanceFullySynchronousTrueDual-PortModeSimpleDual-PortModeMixed-ClockModeMixed-WidthModeShiftRegisterModeRead-OnlyModeByteEnablesInitializationSupportReadPort(A)WritePort(B)4Kx12Kx21Kx4512x8256x16128x32512x94Kx12Kx21Kx4512x8256x16128x32512x9256x18128x36256x18128x36SupportedinSimple&TrueDual-PortModeSupportedOnlyinSimpleDual-PortModeMixed-WidthConfigurations912.6Altera公司的系列产品3.专用外部存储接口电路支持与DDRSDRAM、FCRAM以及SDRSDRAM器件的快速、可靠数据交换，最高速率可达266Mbps。133-MHzInterfaceSupportedinTop&BottomI/OBanksLimitedSupportinLeft(1)&RightI/OBanksUptoTwoIndependentGroupsperBankEachSupporting8-BitWideDataBusDeviceBottomEdgeDQSSignalPinAssociatedDQSignalPins922.6Altera公司的系列产品4.支持的接口及协议支持多种串行总线和网络接口、通信协议，并提供有IP核PCI总线支持66MHz,32-bitPCI标准SDRAM和FCRAM接口10/100Mbps及千兆以太网串行总线接口SPI、I2C、IEEE1394、USB通信协议支持E1、E3、T1、T3、SONET/SDH通信协议；支持POS-PHY和UTOPIA通信接口协议932.6Altera公司的系列产品5.I/O特性CyclonedeviceIOEssupportthefollowingI/Ostandards:3.3-VLVTTL/LVCMOS2.5-VLVTTL/LVCMOS1.8-VLVTTL/LVCMOS1.5-VLVCMOS3.3-VPCILVDS（低电压差分信号）SSTL-2classIandIISSTL-3classIandIIDifferentialSSTL-2classII(onoutputclocksonly)5.942.6Altera公司的系列产品6.支持NiosⅡ系列嵌入式处理器NiosII系列嵌入式处理器和外围设备占用约600个LE，可实现SOPC；在最大Cyclone器件EP1C20中，可集成多个NiosII处理器；可以在NiosII处理器指令集中增加用户定制指令，加速软件算法。952.6Altera公司的系列产品7.配置器件3.3-VAlteraSerialConfigurationDeviceFamilyHigh-VolumePricingLessthan10%thePriceofCycloneDeviceRangesfrom$1to$3UsesNewActiveSerialInterfaceBasedonFlashTechnologyArea-Efficient8-PinSOICPackaging962.6Altera公司的系列产品六、CycloneⅡ系列

972.6Altera公司的系列产品1.主要特性CycloneIIFPGAsIntroducing

TheLowest-CostFPGAsEverIndustry’sSmallestDieSizeLowestPriceperLogicDensityLow-CostPackageOfferings30%LowerCostthanCyclone

EnhancedFeatureSet3xtheDensityofCyclone（EP1C20EP2C70）Dedicated18x18MultipliersforDSPFunctionsDedicatedExternalMemory

Proven90-nmProcessTechnology2ndAlteraProductonTSMC90-nmProcessCyclone为0.13m高密度、低成本！982.6Altera公司的系列产品CycloneFamilyComparison992.6Altera公司的系列产品CycloneIIDeviceFamily1002.6Altera公司的系列产品CycloneIIPackaging&UserI/O1012.6Altera公司的系列产品2.专用外部存储器接口ExternalMemoryInterfaceSummary1022.6Altera公司的系列产品3.I/O特性I/OStandardsSummary1032.6Altera公司的系列产品OtherI/OFeaturesPCISupport64-Bit,66-MHzPCIv2.264-Bit,100-MHzPCI-XMode1

ProgrammableDriveStrengthHotSocketingSupport（支持热插拔）

1042.6Altera公司的系列产品4.支持NiosII嵌入式处理器NiosII系列嵌入式处理器和外围设备占用约600个LE，可实现SOPC；在最大Cyclone器件EP2C70中，可集成多个NiosII处理器；每个NiosII处理器可实现功能：运行一个操作系统；通过以太网连接提供远程升级和FPGA配置；数据和I/O处理。1052.6Altera公司的系列产品七、Stratix用于设计复杂的高性能系统TheStratixDeviceFamilyNewLevelsofSystemIntegration高密度、高性能！1062.6Altera公司的系列产品FeatureProcess√Density√Performance√EmbeddedMemory

√DSPFunctionalityClockManagement

I/OCapabilities

ExternalMemoryInterfaces

Description0.13-µmTechnology,1.5VCore10,570to114,140LogicElementsAverage40%IncreaseoverAPEXIITriMatrix™MemoryIncorporating

3BlockSizesforMaximumBandwidth&CapacityEmbeddedDSPBlocks

forHighPerformanceDSPFunctions

Upto12

PLLsthatProvideAdvancedSystemClockControlforOn-&Off-ChipClockNeeds840-MbpsDifferentialI/OSignaling,

High-SpeedInterfaceSupport,

On-ChipTerminationTechnology200MHzDDRSDRAM,ZBTSRAM,FCRAM,167QDRSRAM,RLDRAMCyclone有2,910～20,060个逻辑单元1.5V电源电压；采用0.13um全铜SRAM工艺；提供更多的性能、更高的密度和增强的特性；采用了片内终结技术。1072.6Altera公司的系列产品StratixDeviceFamilyEP1S120

114,14010,118,01628这里S指Stratix系列，S后面的数字代表逻辑单元数，以K为单位。

1082.6Altera公司的系列产品StratixPackageOfferings&UserI/OVerticalMigrationSupportedWB=WireBond

FC=FlipChipEP1S10EP1S20EP1S25EP1S30EP1S40EP1S60EP1S8034542647335x3568368368368340x4034542647327x2742658659758961529x2970672677377377333x338221,0221,20340x40Device672-Pin

BGA

WB

1.27mm956-Pin

BGA

FC

1.27mm672-Pin

FBGA

WB

1.0mm780-Pin

FBGA

FC

1.0mm1020-Pin

FBGA

FC

1.0mm1508-Pin

FBGA

FC

1.0mm33536123x23484-Pin

FBGA

FC

1.0mm1092.6Altera公司的系列产品1.高性能架构加快模块化设计StratixArchitectureOverviewLogicArray

Blocks(LABs)M512RAMBlocksDSPBlocksM4KRAM

BlocksM-RAM

BlocksI/OElements

(IOEs)（1）（2）（3）（4）Phase-Locked

Loops(PLLs)（5）1102.6Altera公司的系列产品Stratix采用了具有DirectDrive技术的MultiTrack互连线，实现不同设计模块之间的通信DirectDrive技术：确保任何功能无论在器件中的什么位置都具有一致的布线资源，避免了因设计改变而重新进行系统优化，简化了模块设计的系统集成；MultiTrack互连线：Stratix在器件内进行时钟分配，提供22个时钟，即16个全局时钟，4个区域时钟，2个快速区域时钟CLK[3..0]CLK[15..12]CLK[11..8]GlobalClockNetworksRCLK[3..0]RCLK[15..12]RegionalClockNetworksFCLK[1..0]FastRegionalClockNetworks1112.6Altera公司的系列产品2.TriMatrix存储器结构Stratix提供3种大小的嵌入式RAM块：M512RAM、M4KRAM和M-RAM，可实现复杂设计中的各种存储功能。M512RAM可作为FIFO功能和时钟域缓冲；M4KRAM适于中等大小存储应用，如异步传输模式（ATM）信元处理等；M-RAM适于IP包缓冲和系统高速缓冲等大缓冲应用。存储带宽——表示通过存储块的数据量=存储器数据端口宽度RAM块性能（即数据传输率）1122.6Altera公司的系列产品TriMatrixMemory4KbitsperBlock8PortsperKbitUpto364Blocks

M4KBlocksMoreDataPortsforGreaterMemoryBandwidth512BitsperBlock32PortsperKbitUpto767Blocks

M512BlocksMoreDataBitsforLargerMemoryBuffering512KbitsperBlock0.25PortsperKbitUpto9BlocksM-RAMBlockAddressesMemoryBandwidth&

CapacityRequirements1132.6Altera公司的系列产品3.内嵌DSP块Stratix内嵌高性能嵌入式DSP块，实现大计算量应用所需的大数据吞吐量。应用场合：Rake接收机、VoIP网关、正交频分复用（OFDM）收发器、图像处理应用、多媒体娱乐系统。EP1S80中有22个DSP块,EP1S120中有28个DSP块。1个

DSP块可以实现4个18-bitx18-bit乘法器，或8个9-bitx9-bit乘法器，或1个36-bitx36-bit乘法器。专用乘法电路支持有符号和无符号乘法运算。1142.6Altera公司的系列产品DSPBlockResourcesMultiplicationStageSupportsEither18-Bit,9-Bit,or36-BitConfigurationsEP1S10EP1S20EP1S25EP1S30EP1S40EP1S60EP1S8061010121418229-Bit

Multipliers

333MHz4880809611214417618-Bit

Multipliers

278MHz2440404856728836-Bit

Multipliers

278MHz6101012141822DeviceDSP

BlocksEP1S120

281152.6Altera公司的系列产品DSPBlockTechnicalDetails+OptionalPipeliningOutputRegisterUnitOutputMultiplexer144144ConfigurableMultiplier52-Bit

Accumulator36363636373738+-S+-SInputRegisterUnitUpto300MHzCLK[0..3]

ACLR[0..3]

CLK_EN[0..3]1162.6Altera公司的系列产品DSPBlockFeaturesInputRegistersReduceLEResourceConsumptionAcceleratePerformanceSupportParallel&SerialLoadAdd/Subtract/AccumulateCircuitryFullPrecisionAdditionSupported18-Bitx18-BitMultiplicationResultsin37-BitOutputAdd/SubtractCircuitryIndependentofEachOtherWithinSameDSPBlocke.g.ComplexMultiplyUsesOneAdd&OneSubtractUnitintheSameBlockCanChangeBetweenAdd&SubtractDynamicallyAllowsUpTo52-BitAccumulatorOutputSupportsSigned&UnsignedOperations1172.6