计算机组成原理第三章存贮系统的知识

第三章存贮系统

13.1存储器概述一.存储器分类：根据存储材料的性能及使用方法不同，存储器有各种不同的分类方法:★按存储介质分

半导体存储器：用半导体器件组成的存储器。磁表面存储器：用磁性材料做成的存储器。光存储器：用磁光材料做成的存储器。★按存储方式分

随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。23.1存储器概述★按存储器的读写功能分

只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。随机读写存储器(RAM)：既能读出又能写入的半导体存储器。★按信息的可保存性分

非永久记忆的存储器：断电后信息即消失的存储器。永久记忆性存储器：断电后仍能保存信息的存储器。★按在计算机系统中的作用分根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。33.1存储器概述二.存储器的分级结构为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。参见P72图3.1高速缓冲存储器（Cache）：高速存取指令和数据，存取速度快，但存储容量小。主存储器：存放计算机运行期间的大量程序和数据，存取速度较快，存储容量不大外存储器：存放系统程序和大型数据文件及数据库，存储容量大，位成本低43.1存储器概述高速缓冲存储器（Cache）：高速存取指令和数据，存取速度快，但存储容量小。主存储器：主存存放计算机运行期间的大量程序和数据，存取速度较快，存储容量不大外存储器：外存存放系统程序和大型数据文件及数据库，存储容量大，位成本低53.1存储器概述主存储器的技术指标：存储容量：在一个存储器中可以容纳的存储单元总数存取时间：从启动到完成一次存储器操作所经历的时间主存的速度为ｎｓ存取周期：连续启动两次操作所需间隔的最小时间ｎｓ存储器带宽：单位时间里存储器所存取的信息量,位/秒，字节/秒63.2随机读写存储器3.2.1静态MOS存贮器（SRAM存储）1.基本存贮元存贮一位二进制代码P73图3.2..\..\..\组成原理-白中英网络版\Chap03\images\3.2.swf该六管静态MOS存贮元是一个稳定状态。说明读、写操作的过程。73.2随机读写存储器写操作写“1”：在I/O线上输入高电位，在I/O线上输入低电位，开启T5,T6,T7,T8四个晶体管，把高、低电位分别加在A，B点，使T1管截止，使T2管导通，将“1”写入存储元.写“0”：在I/O线上输入低电位，在I/O线上输入高电位，打开T5,T6,T7,T8四个晶体管，把低、高电位分别加在A，B点，使T1管导通,T2管截止,将“0”信息写入了存储元,83.2随机读写存储器读操作

若某个存储元被选中，则该存储元的T5，T6，T7，T8管均导通，A，B两点与位线D与D相连，存储元的信息被送到I/O与I/O线上。I/O与I/O线接着一个差动读出放大器，从其电流方向可以判知所存信息是“1”还是“0”。93.2随机读写存储器2.SRAM存储器的组成存储体:存储单元的集合，通常用X选择线(行线)和Y选择线(列线)的交叉来选择所需要的单元。一般把各个字的同一位组织在同一个存储体中地址译码器：单译码和双译码..\..\组成原理-白中英网络版\Chap03\images\3.4.swf驱动器:双译码结构中，在译码器输出后加驱动器，驱动挂在各条X方向选择线上的所有存储元电路。103.2随机读写存储器I/O电路:于数据总线和被选用的单元之间，控制被选中的单元读出或写入，放大信息。片选:在地址选择时，首先要选片,只有当片选信号有效时，此片所连的地址线才有效。输出驱动电路:为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。

..\..\..\组成原理-白中英网络版\Chap03\images\3.3.swf113.2随机读写存储器3.SRAM存储器芯片实例演示的是2114存储器芯片的逻辑结构方框图2114是一个1K×4的SRAM，片上共有4096个六管存贮元，排64×64的矩阵。

由于读操作与写操作是分时进行的，读时不写，写时不读，因此，输入三态门与输出三态门是互锁的，数据总线上的信息不致于造成混乱。..\..\组成原理-白中英网络版\Chap03\images\3.5.swf123.2随机读写存储器4.存储器与CPU连接存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。主要方法有：

★位扩展法：只加大字长，而存储器的字数与存储器芯片字数一致,对片子没有选片要求..\..\组成原理-白中英网络版\Chap03\images\3.6.swf

133.2随机读写存储器★字扩展法:仅在字向扩充，而位数不变.需由片选信号来区分各片地址。

..\..\组成原理-白中英网络版\Chap03\images\3.7.swf★字位同时扩展法:一个存储器的容量假定为M×N位，若使用l×k位的芯片(l＜M,k＜N)，需要在字向和位向同时进行扩展。此时共需要(M/l)×(N/k)个存储器芯片。

143.2随机读写存储器5.存储器的读、写周期在与CPU连接时,CPU的控制信号与存储器的读、写周期之间的配合问题是非常重要的。

读周期:读周期与读出时间是两个不同的概念。读出时间是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。读周期时间则是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。153.2随机读写存储器图3.82114的读周期

163.2随机读写存储器

写周期:要实现写操作，要求片选CS和写命令WE信号都为低，并且CS信号与WE信号相“与”的宽度至少应为tW。173.2随机读写存储器【例】

下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。183.2随机读写存储器解：写入存储器的时序信号必须同步。通常，当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当R/W线达到低电平时，数据立即被存储。因此，当R/W线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据⑤。同样，当R/W线处于低电平时，地址线如果发生了变化那么同样数据将存储到新的地址②或③。正确的写入时序图见下图。193.2随机读写存储器

203.2随机读写存储器3.2.2DRAM存储器1．四管动态存储元四管的动态存储电路是将六管静态存储元电路中的负载管T3，T4去掉而成的。..\..\组成原理-白中英网络版\Chap03\images\3.8.swf下面我们来看看它和六管静态存储元电路有什么区别：写操作:I/O与I/O加相反的电平，当T5,T6截止时，靠T1，T2管栅极电容的存储作用，在一定时间内(如2ms)可保留所写入的信息。213.2随机读写存储器读操作:先给出预充信号，使T9，T10管导通，位线D和D上的电容都达到电源电压。字选择线使T5，T6管导通时，存储的信息通过A，B端向位线输出。刷新操作:为防止存储的信息电荷泄漏而丢失信息，由外界按一定规律不断给栅极进行充电，补足栅极的信息电荷。刷新操作就是一次“读操作”。223.2随机读写存储器2.单管动态存储元单管动态存储元电路由一个管子T1和一个电容C构成。写入：字选择线为“1”，T1管导通，写入信息由位线(数据线)存入电容C中；读出：字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。233.2随机读写存储器单管存储元电路和四管存储元电路对比四管存储元电路:优点是外围电路比较简单，刷新时不需要另加外部逻辑.但管子多，占用的芯片面积大。单管存储元电路：优点是元件数量少，集成度高，但需要有高鉴别能力的读出放大器配合工作，外围电路比较复杂。

243.2随机读写存储器3.DRAM存储芯片实例

DRAM存储器芯片的结构大体与SRAM存储器芯片相似，由存储体与外围电路构成。但它集成度要高，外围电路更复杂。下图是16K的DRAM存储器片2116的逻辑结构示意图。

253.2随机读写存储器263.2随机读写存储器4.DRAM的刷新动态MOS存储器采用“读出”方式进行刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。常用的刷新方式有三种，一种是集中式，另一种是分散式，第三种是异步式。

273.2随机读写存储器集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。283.2随机读写存储器集中刷新方式

293.2随机读写存储器分散式刷新：把一个存储系统周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。

303.2随机读写存储器分散刷新方式313.2随机读写存储器异步式刷新：方式是前两种方式的结合。同学们可以自己画画它的刷新周期图。【例】说明1M×1位DRAM片子的刷新方法，刷新周期定为8ms【解】如果选择一个行地址进行刷新，刷新地址为A0—A8，因此这一行上的2048个存储元同时进行刷新，即在8ms内进行512个周期的刷新。按照这个周期数，512×2048＝1048567，即对1M位的存储元全部进行刷新。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式，或按8ms÷512＝15.5μs刷新一次的异步刷新方式。323.2随机读写存储器5.存储器控制电路DRAM存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新/访存裁决、刷新控制逻辑等。这些控制线路形成DRAM控制器，它将CPU的信号变换成适合DRAM片子的信号

..\..\..\组成原理-白中英网络版\Chap03\images\3.9.swf

(1)地址多路开关：分时送出行地址和列地址，刷新时需要提供刷新地址，由多路开关进行选择。(2)刷新定时器：定时电路用来提供刷新请求。333.2随机读写存储器

(3)刷新地址计数器：只用RAS信号的刷新操作，需要提供刷新地址计数器。

(4)仲裁电路：对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。

(5)定时发生器：提供行地址选通信号RAS、列地址选通信号CAS和写信号WE.343.2随机读写存储器3.2.3主存储器组成实例本小节以DRAM控制器W4006AF为例，说明80386中主存储器的构成方法。下面是采用W4006AF构成的80386主存储器简图，具体框图参看教材35

363.2随机读写存储器(1)W4006AF的外特性

①

可以控制两个存储体交叉访问；

②

可以对256KB—16MB的DRAM片子进行访问；

③

最多可控制128个DRAM片子；

④

采用CAS在RAS之前的刷新方式。具体的引脚功能请同学们参看教材。373.2随机读写存储器(2)主存储器组成上图右半部所示为80386主存储器的基本构成,有4个存储模块，每个模块存储容量为1M×32位。在用W4006AF控制器构成存储器时，几乎不需要外加电路，直接把W4006AF同CPU和DRAM双方进行连接即可。

要对主存容量进行扩充，只需扩充DRAM芯片数量或更换存储容量更大的DRAM芯片即可。383.2随机读写存储器3.2.4高性能的主存储器1.EDRAM芯片EDRAM芯片又称增强型DRAM芯片，它在DRAM芯片上集成了一个SRAM实现的小容量高速缓冲存储器，从而使DRAM芯片的性能得到显著改进。1M×4位EDRAM芯片的结构框图演示

..\..\..\组成原理-白中英网络版\Chap03\images\3.10.swf393.2随机读写存储器以SRAM保存一行内容的办法，对成块传送非常有利。如果连续的地址高11位相同，意味着属于同一行地址，那么连续变动的9位列地址就会使SRAM中相应位组连续读出，这称为猝发式读取。EDRAM的这种结构还带来另外两个优点：

●在SRAM读出期间可同时对DRAM阵列进行刷新。

●芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。403.2随机读写存储器2.EDRAM内存条一片EDRAM的容量为1M×4位，8片这样的芯片可组成1M×32位的存储模块。8个芯片共用片选信号Sel、行选通信号RAS、刷新信号Ref和地址输入信号A0—A10。当某模块被选中，此模块的8个EDRAM芯片同时动作，8个4位数据端口D3—D0同时与32位数据总线交换数据，完成一次32位字的存取。上述存储模块本身具有高速成块存取能力,这种模块内存储字完全顺序排放，以猝发式存取来完成高速成块存取的方式，在当代微型机中获得了广泛应用。413.3只读存储器和闪速存储器3.3.1只读存储器1.ROM的分类只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。根据编程方式不同，ROM通常分为三类：①掩模式只读存贮器ROM②一次编程只读存贮器PROM③多次编程只读存贮器EPROM423.3只读存储器和闪速存储器2.光擦可编程只读存储器(EPROM)(1)基本存储元电路P沟道EPROM的基本电路结构示意图演示..\..\..\组成原理-白中英网络版\Chap03\images\3.12.swf(2)EPROM实例2716的内部结构图演示..\..\..\组成原理-白中英网络版\Chap03\images\3.13.swf43选择题1.某机器字长为16位，它的容量是1MB，按字编址，它的寻址范围是

。A.512KB.1MC.512KB2.某机器字长为32位，它的容量是16MB，按双字编址，它的寻址范围是

。A.8MBB.2MC.4MAB44例题1静态存储器依靠什么存储信息？动态存储器又依靠什么存储信息？试比较它们的优缺点。答：（1）静态存储器依靠双稳态电路的两个稳定来存储信息0和1。（2）动态存储器是依靠电容上暂存的电荷来存储信息，电容上有电荷为1，无电荷为0。45（3）静态存储器速度较快，集成度稍低，功耗大，单位价格高；动态存储器速度稍慢，集成度高，功耗小，单位价格较低，需要定时刷新；46例题2设某SRAM芯片存储容量为16K*8位，问该芯片引出线的最少数目应该是多少？动态DRAM又如何？答：此SRAM芯片的最少引出线为27根，分别是地址线14根、数据线8根、片选CE、读信号RD、写信号WE、电源线和地线各一根。如果是DRAM可采用行列分时传送，因此地址线可以减半，但要有行选通信号RAS和列选通信号CAS，故共需要22根。47例题3（徐爱萍P98）用8K*8的RAM芯片和2K*8的ROM芯片设计一个10K*8的存储器，ROM和RAM的容量分别为2K和8K，ROM的首地址为0000H，RAM的末地址为3FFFH。（1）ROM存储器区域和RAM存储器区域的地址范围分别是多少？（2）画出存储器控制图及CPU的连接图。48解：（1）ROM的地址范围为：0000H---07FFHRAM的地址范围为：2000H---3FFFH因为3FFF-首地址=1FFFH（8K）所以首地址=2000H（2）设计方案：ROM的地址范围为：00000000000000

00011111111111RAM的地址范围为：10000000000000

1111111111111149方法一以内部地址多的为主，地址译码方案为：用A13来选择。当A13=1时选择RAM，当A13A12A11=000时选择ROM。方法二以内部地址少的为主，地址译码方案为：用A13A12A11来作译码器输入。用Y0来选择ROM，用Y4、Y5、Y6、Y7都选择RAM。50例题4（唐朔飞P47）设CPU共有16根地址线和8根数据线，并用MREQ作为访存控制信号，WR作为读/写信号。设计一个容量为32KB、地址范围为0000～7FFFH且采用低位交叉编址的四体并行存储器。要求：（1）采用下图作列芯片，详细画出CPU和存储器芯片的连接图。（2）指出图中每个存储器芯片的容量及地址范围。51解：32KB四体交叉结构的存储器可由4片8K*8存储芯片组成，由于采用低位交叉编址，因此需要用末两位地址A1、A2控制片选信号，用13根地址线A14—A2与存储器芯片的地址线相连，每片存储芯片的地址范围是：第0片0，4，……，7FFCH；第1片1，5，……，7FFDH；第2片2，6，……，7FFEH；第3片3，7，……，7FFFH；52A15A14……

A2A1A00x……x00第0片0，4，……，7FFCH0x……x01第1片1，5，……，7FFDH0x……x10第2片2，6，……，7FFEH0x……x11第3片3，7，……，7FFFH53例题5（唐朔飞P48）设CPU共有20根地址线和16根数据线，并用IO/M作为访存控制信号，RD为读信号,WR为写信号。CPU可通过BHE和A0来控制按字节或字两种形式访存(见表)。要求采用图示的芯片，门电路自定义。试回答：BHEA0访问形式00字01奇字节10偶字节11不访问54（1）CPU分别按字节访问和按字访问的地址范围是多少？（2）画出CPU和存储器芯片的连接图，要求存储器按字节访问时，需要区分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。（3）用十六进制数写出每片存储芯片所占的地址空间。55解：（1）CPU按字节访问的地址范围为1M。CPU按字访问的地址范围为512K。（2）按照题意，我们选用32K*8的存储芯片，其中系统区64KB选两片32K*8的ROM，用户程序区64KB选两片32K*8的RAM。该题的难点在于片选逻辑。由于按字还是按字节访问受BHE和A0的控制，因此可以用BHE和A0分别控制138译码器的输入端B和A，而A15—A1与存储器的地址线相连。余下的A16接138的输入端C，具体连接见图。56译码器输出Y4有效时，同时选ROM1和ROM2，CPU以字形式访问；Y5有效时，选ROM1（奇体），Y6有效时，选ROM2（偶体），CPU以字节形式访问。同理，译码器输出Y0控制CPU可按字形式访问RAM1和RAM2；Y1和Y2有效时，分别按字节访问RAM1（奇体）和RAM2（偶体）。57（3）所有存储芯片的地址范围为：64K*8的ROM地址范围如下：A19…A16A15……A11……A7……A3……A0111111111111111111111111000000000000000064K*8的RAM地址范围如下：A19…A16A15……A11……A7……A3……A0111011111111111111111110000000000000000058ROM1为最大的奇地址FFFFH---F0001H，对应数据线D15—D8；ROM2为最大的偶地址FFFEH---F0000H，对应数据线D7—D0；RAM1为最大的奇地址EFFFH---E0001H，对应数据线D15—D8；RAM2为最大的偶地址EFFEH---E0000H，对应数据线D7—D0；59例6【例3】CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU的连接，说明选哪些存储器芯片，选多少片。60例6主存地址空间分布如图所示。根据给定条件，选用EPROM：8K×8位芯片1片。SRAM：8K×8位芯片3片，2K×8位芯片1片。3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×8位芯片还需加门电路译码。主存储器的组成与CPU连接逻辑图如图所示，详细框图请参看教材。

61例3A15A14A13A12…………A0Y0

000X…………X0000—1FFFFY1

001X…………X2000—3FFFFY2

010X…………X4000—4FFFFY3

011X…………X6000—7FFFFY4

100X…………X8000—9FFFFY5

101X…………XA000—BFFFFY6

110X…………XC000—DFFFFY7

111X…………XE000—FFFFF62例663例6138译码器的真值表输入输出CBAY0Y1Y2Y3Y4Y5Y6Y7

000011111110011011111101011011111011111011111001111011110111111011110111111011111111111064例6

主存储器组成与CPU的连接逻辑图

65例7设某机的寻址范围为64K，接有8片8K的存储芯片，存储芯片的片选信号为CS，试回答下列问题。（1）画出选片译码逻辑电路（可选用138）。（2）写出每片RAM的地址范围。（3）如果运行时发现不论往哪片RAM存放8K数据，以A000H为起始地址的存储芯片都有与之相同的数据，分析故障原因。（4）如果出现译码中的地址线A13与CPU断线，并搭接到高电平上的故障，问后果如何？66例7解：

Y0接第1片

RAM

A13Y1接第2片

RAM

A14A15

Y7接第8片

RAM67例7(2)八片RAM的寻址范围分别是：第1片：0000H---1FFFH;第2片：2000H---3FFFH;第3片：4000H---5FFFH;第4片：6000H---7FFFH;第5片：8000H---9FFFH;第6片：A000H---BFFFH;第7片：C000H---DFFFH;第8片：E000H---FFFFH;68例7(3)说明138译码器有误，Y5输出始终为低，故不论往哪片RAM存放数据，以A000H为起始地址的存储芯片都有与之相同的数据。

（4）如果地址线A13搭接到高电平，则Y0、Y2、Y4、Y6均无输出，故第1、3、5、7片RAM始终不被选中。693.3只读存储器和闪速存储器3.3.2闪速存储器1.什么是闪速存储器闪速存储器是一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。703.4高速存储器

713.4高速存储器3.4.1双端口存储器1.双端口存储器的逻辑结构双端口存储器是指同一个存储器具有两组相互独立的读写控制线路,是一种高速工作的存储器。2K×16位双端口存储器IDT7133的逻辑功能方框图演示..\..\..\组成原理-白中英网络版\Chap03\images\3.16.swf它提供了两个相互独立的端口，即左端口右端口。它们分别具有各自的地址线、数据线和控制线，可以对存储器中任何位置上的数据进行独立的存取操作。

723.4高速存储器2.无冲突读写控制当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。733.4高速存储器3.有冲突的读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。

1.CE判断:如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口。

2.地址有效判断:如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口。743.4高速存储器3.4.2多模块交叉存储器1.存储器的模块化组织一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。

..\..\..\组成原理-白中英网络版\Chap03\images\3.17.swf

顺序方式：某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。但各模块串行工作，存储器的带宽受到了限制。753.4高速存储器

交叉方式：地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。763.4高速存储器2.多模块交叉存储器的基本结构四模块交叉存储器结构框图演示

..\..\..\组成原理-白中英网络版\Chap03\images\3.18.swf每个模块各自以等同的方式与CPU传送信息。CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。这是一种并行存储器结构。773.4高速存储器下面做定量分析：我们认为模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足

T=mτ

（m=T/τ称为交叉存取度）

交叉存储器要求其模块数必