数字电子技术基本教程-阎石-6时序逻辑电路2

6.3常用时序逻辑电路6.3.1寄存器：①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码②只要求其中每个触发器可置1，置0采用边沿触发器结构的74LS1756.3.2移位寄存器（代码在寄存器中左/右移动）具有存储＋移位功能器件实例：74LS194，左/右移，并行输入，保持，异步置零等功能RDS1S0工作状态0XX置零100保持101右移110左移111并行输入S1S0:控制输入端D3D2D1D0:并行数据输入端Q3Q2Q1Q0:数据输出DIR:右移串行输入DIL:左移串行输入扩展应用（四位八位）主要用途（1）数据保存与移位（2）并串与串并转换（3）移存型计数器计算机A并串转换串并转换计算机B并行数据串行数据并行数据传输由74LS194构成的能自启动的4位环形计数器6.3.3计数器

计数器是可以统计输入脉冲的个数的器件，用于计数、分频、定时、产生节拍脉冲等计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······分类：一、异步计数器1、二进制计数器①异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。原则：每一位从“1”变“0”时，向高位发出进位，使高位翻转②异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每一位从“0”变“1”时，向高位发出进位，使高位翻转2、异步十进制加法计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010~1111这六个状态12345678910J=0J=1J=0J=K=1J=1J=04位集成二进制异步加法计数器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制计数器。二－五－十进制异步计数器74LS90二、同步计数器同步二进制计数器①同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：

从时序图可见：Q0的频率是CP的一半，即Q0是CP的二分频。同理，Q1为4分频；Q2为8分频；Q3为16分频。因此，计数器也称为分频电路。器件实例：74LS161工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数4位集成二进制同步加法计数器74LS161(163)①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。②同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：③同步加减计数器加/减计数器加/减计数结果(利用加/减端高低电平区别加法与减法)加/减计数器计数结果(脉冲加在加法计数脉冲端则为加法数，反之为减法)两种解决方案a.单时钟方式：加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减

工作状态X11X保持XX0X置数(异步)010加计数011减计数4位二进制同步可逆计数器74LS191U/D－加减控制端；S－使能端；LD－异步置数端；D0～D3－并行数据输入端；Q0～Q3－计数器状态输出端；CO/BO是进位/借位信号输出端；RC是多个芯片级联时级间串行计数使能端，S＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。b.双时钟方式4位二进制同步可逆计数器74LS193CR－异步清零端，高电平有效；LD－异步置数端，低电平有效；CPU－加法计数脉冲输入端；CPD－减法计数脉冲输入端；D0～D3－并行数据输入端；Q0～Q