第六章 存储系统1

第六章存储系统1存储系统概述存储器：存放程序和数据的部件存储介质：0、1两个稳态的部件存储位：信息的最小单位

存储单元：若干位的集合，可以是一个字或字节字存储单元、字节存储单元

存储体：存储单元的集合

地址：存储单元的编号存储容量：存储单元的总数2存储器的分类1.按存储器在计算机系统中的作用

(1)高速缓冲存储器(Cache)：内存与CPU之间的缓冲，比内存快，比寄存器慢，存放某程序段、数据的副本(2)主存储器：内存，随机访问，快存储计算机运行期间正在使用的程序和数据(3)辅助存储器：外存，慢(4)控制存储器：专门存放微程序3存储器的分类2.按存储介质

(1)半导体存储器：主存、u盘(2)磁表面存储器：软、硬盘

(3)光存储器

4存储器的分类3.按存取方式

(1)随机存取存储器(RandomAccessMemory，RAM)

(2)只读存储器(ReadOnlyMemory，ROM)

(3)串行访问存储器顺序存取存储器(SequentialAccessMemory，SAM)：磁带机直接存取存储器(DirectAccessMemory，DAM)：磁盘（与随机存取的区别）5存储器的分类4.按信息的可保存性

易失性存储器

非易失性存储器

破坏性读出

非破坏性读出67

掩膜式ROM(MROM)MROM的内容是由半导体生产厂家按用户的需求在芯片的生产过程中直接写入，写入之后无法改变其内容。8

PROM允许利用专门的设备（编程器或写入器）写入自己的程序，一旦写入后便无法改变，因此它是一种一次性可编程的ROM。9

用紫外线灯制作的擦抹器照射存储器芯片上的透明窗口，使芯片中原来存储的内容被擦除，用户可以再编程。由于是用紫外线灯进行擦除的，所以只能对整个芯片擦除，而不能对芯片中个别需要改写的存储单元单独擦除和重写。10

E2PROM是采用电气方法来进行擦除的，在联机条件下既可以用字擦除方式擦除，也可以用数据块擦除方式擦除。11

既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写微机的主板采用闪速存储器来存储基本输入/输出系统(BIOS)程序

12存储单元电路由六个MOS管组成，其中核心的两个MOS管构成一个双稳态触发器。SRAM状态稳定、接口简单、速度高，但集成度低、成本高、功耗也较大，一般用来组成高速缓冲存储器和小容量的主存。13

存储元电路中不再依靠双稳态触发器保存信息，而是依靠MOS电路中的栅极电容来存储信息。虽然栅极电容上的电荷能保存相当一段时间，可是电容上的电荷数目总是有限的，经过一段时间后仍然会被泄放掉。因此，每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为“刷新”

DRAM比SRAM集成度高，功耗小，位价格低，一般用来组成大容量的主存。14主存储器的主要技术指标

1.存储容量

主存容量：字节数或单元数×位数来描述

若主存按字节编址(8位)，则用字节数表示存储容量的大小1KB=1024B=210B1MB=1K×1K=1024B×1024B=220B1GB=1KMB=1024×1024×1024B=230B若主存按字编址，即每个存储单元存放一个字，字长超过8位，则用单元数×位数或字数×位数来描述容量。

15主存储器的主要技术指标

单元地址：存储器中每个存储单元的编号

存储单元的长度：

每个存储单元中可存放的二进制信息位数

按字编址的计算机、按字节编址的计算机p113编址方式16字长一个字，按字编址字长一个字，按字节编址低字节用偶地址，高字节用奇地址，字地址是2的倍数，即用它的低字节的地址来表示

字长两个字，按字节编址字地址是4的整数倍(字长为4个字节)17主存储器的主要技术指标2.速度

(1)存储器存/取时间(MemoryAccessTime，TA)

读或写一次的时间(2)存储周期时间(MemoryCycleTime，TM)破坏性读出：恢复数据非破坏性读出：恢复线路18主存储器的主要技术指标(3)数据传送速率Bm

（位/秒）：单位时间内写入存储器或从存储器读出信息的最大数量。[例6-1]存储器的TM=250ns,总线宽度W=8位，求Bm=?解：Bm=8/Tm=4*106（字节/秒）3.可靠性4.功耗5.价格19主存储器的基本结构

20主存储器的基本结构

1.存储体：存储字为64位（字长），表示一个存储周期能够从存储器中读或写一个长度为64位的数据。字长并不一定是编址单位，也不一定是所需信息的长度。

图6-5：数据在主存中的存放方法P112讲过（指令系统）地址空间（地址位数决定）2．地址译码器3．读写放大器4．控制电路：读时不写，写时不读21字节编址，存储字地址的最末三位必定为000存储字长为64位

读/写的数据有四种不同长度，它们分别是字节（8位）、半字（16位）、单字（32位）和双字（64位）

22不浪费存储器资源

除了访问一个字节以外，当要访问一个双字、一个单字或一个半字时都有可能跨越两个存储字

23一个存储字的起始位置开始存放

一半的存储空间被浪费

24双字地址的最末三个二进制位必须为000单字地址的最末两位必须为00半字地址的最末一位必须为0见P112能够保证无论访问双字、单字、半字或字节，都能在一个存储周期内完成，尽管存储器资源仍然有浪费

25存储系统的层次结构

快慢26存储系统的层次结构

虚拟存储系统

27存储系统的层次结构

内部只有寄存器三级两层次的整体。用户就可以使用一个大容量(决定于辅存)、低价格(接近于辅存)、高速度(主要决定于高速缓存)的存储器系统

28主存储器

主存储器特征:(1)采取随机存取方式：按地址直接访问存储器的任何一个单元，访问时间与地址无关

(2)工作速度快：微机中主存与CPU之间设置高速缓冲存储器，巨型机中则普遍采用多存储体交叉访问的工作方式。

(3)有一定的存储容量：地址空间=2地址位数29主存储器

基本存储电路

：（见前）1.半导体随机存储器(RAM)

SRAM

DRAM2.半导体只读存储器(ROM)

掩膜式ROM(MROM)一次可编程ROM(PROM)可擦除可编程ROM(EPROM)闪速存储器30存储器芯片

一、SRAM芯片

1.静态MOS存储器芯片结构（位结构芯片，4096*1位）31存储器芯片

(1)存储体（图6-9若干片，每片选中1位）16位，字长xy32存储器芯片

(2)地址译码器（不同的方式）单译码方式：又称字选法，所对应的存储器是字结构的。容量为M个字的存储器（M个字，每字b位），排列成M行×b列的矩阵

字线位线，某一字线被选中时，同一行中的各位D0-D3都被选中，由读/写电路对各位进行读出或写入操作。

优点：结构简单缺点：当字数较多时，译码器将变成复杂而庞大，使存储器的成本迅速上升，性能下降。

33存储器芯片

双译码方式：X和Y两个方向的选择线在存储体内部的每个存储元上交叉，以选择相应的存储单元。1)位结构的存储器芯片：容量为M×1位，把M个存储元排列成存储矩阵（尽可能排列成方阵）。若要组成一个M字×b位的存储器，就需要把b片M×1位的存储器芯片并列连接起来，即在图6-9所示Z方向上重叠b块芯片。

图6-11所示结构是4096×1位，排列成64×64的矩阵。地址码共12位(64*64=4096=212)，X方向和Y方向各6位。译码输出线2×26=128条。34存储器芯片

2)字段结构的存储器芯片：在一条行选择线上安排s个b位长的字。行选择线为M/s条，列选择线为s，而每一条列选择线同时选择b位数据。K位地址线也要划分为两部分：Kx=log2(M/s)，Ky=log2S。Intel2114是一种1K×4位的静态MOS芯片1K×4位（即一块芯片上有1024个字，每个字4位）的静态MOS芯片1024*4=4096=64*64位，210=1024，所以是10根地址线26=6424=1664/4=163564行64/4=16列36存储器芯片

(3)驱动器：增加负载能力(4)I/O电路：(5)片选和读/写控制电路：只有片选信号有效时，该芯片才被选中，其所连的地址线才有效，才能对它进行读或写操作。=0，=0，则W=1，控制写入电路进行写入；=1，则

R=1，控制读出电路进行读出；当=1时R=0、W=0,读与写均不能进行。

37存储器芯片

[例6-2]某SRAM芯片，其存储容量为16K×8位，问：（1）

该芯片引出线的最小数目应为多少？（2）

该芯片的地址范围是什么？解：(1)16K=214,所以地址线14条；字长8位，所以数据线8条，片选信号、读/写信号、电源线、地线该芯片引出线的最小数目为26。（2）该芯片的地址范围为0000H-3FFFH。00000000000000——11111111111111

38存储器芯片

2.存储器的读写操作(1)读周期1.地址有效,读信号有效2.片选信号必须保持到数据稳定输出

3.数据输出

读（取）周期

读出时间

39存储器芯片

(2)写周期1.地址有效2.片选、写信号有效3.为使地址变化期间不会发生错误写入，写信号在地址变化期间失效4.可靠读出后，地址方可失效40存储器芯片

[例6-3]图6-15是某SRAM的写入时序图，其中是读/写命令控制线，当线为低电平时，存储器按当时地址2450H把数据线上的数据写入存储器。请指出图中的错误，并画出正确的写入时序图。41存储器芯片

解：在写为低电平（有效）时，地址、数据都不能再变化，正确的写入时序图，如图6-16所示42作业：6.943存储器芯片

二、DRAM芯片1.动态MOS存储器结构DMOS与SMOS的结构大致相同。但DMOS的外围控制电路相对要复杂一些。DRAM是利用电容器存储电荷的特性来存储数据缺点：必须不断地刷新每个存储单元中的信息优点：提高存储器芯片的存储容量，降低成本，减少功耗。16K×1位DRAM芯片结构示意图，如图6-17所示。

44214=16384=16k，所以本来应为14位地址，但现在有7位，分时使用27=128行列地址选通行地址锁存器行地址译码器453.读出信号保存在读出放大器中，读出时，读出放大器又使相应的存储单元的存储信息自动恢复，所以读出放大器还可用作再生放大器。

1.选中某行时，该行的128个存储元都选通到读出放大器。每个存储元的信息都被鉴别、锁存和重写。

2.列译码器中只选通128个放大器中的一个，将读出的信息送输出锁存器和缓冲器。行地址锁存器行地址译码器46动态MOS存储器芯片的特点：(1)动态存储器中数据输入线与数据输出线是分开的而且可以锁存；(2)它有控制信号，而没有片选信号,扩展时用信号代替片选信号；(3)地址线引脚只引出一半，因此内部有两个锁存器。行地址选通信号和列地址选通信号在时间上分时复用；(4)地址线也作刷新用；（逐行刷新）(5)刷新是动态MOS存储器最突出的特点，静态MOS存储器不需要刷新。47存储器芯片

2.读/写时序(1)读周期1.行地址有效

5.数据可靠读出后，撤销列地址。数据可靠到达目的地后，撤销行选通信号、列选通信号和读命令2.行选通信号，将行地址锁存3.可靠锁存后，行地址撤销，为了提高速度，此时可发读信号。4.列地址有效，再发列选通信号，将列地址锁存48存储器芯片

(2)写周期

1.行地址有效，发行选通信号和写信号。2.行地址可靠锁存后，行地址撤销3.数据输入端准备好数据，列地址有效，发列选通信号4.列地址可靠锁存后，列地址撤销5.数据可靠写入后，撤销输入数据、行选信号、列选信号、写命令49存储器芯片

3.动态存储器的刷新原因：MOS管栅极电容上的电荷只能保持几个毫秒，所以每隔一定时间必须对存储体中的所有存储元的栅极电容补充电荷，这个过程就是刷新。刷新操作特点：类似于读出操作，但：

不需要信息输出不需要加片选信号，即整个存储器中的所有芯片同时被刷新。一般应该在2ms内将全部存储体刷新一遍。刷新通常是一行一行地进行的，每一行中各存储元同时被刷新

不需要列地址50存储器芯片

(1)集中刷新方式:图6-19(a)16K*1DRAM(2)分散刷新方式:图6-19(b)(3)异步刷新方式:图6-19(c)51集中刷新：16K*1，所以设存储器为128*128矩阵，既有128行要刷新。设读/写周期tc=0.5μs，则4000-128个tc用于读写或未选中，后128个tc集中刷新。死时间52分散刷新：系统（存取）周期tS分为两半，前半段时间用来进行读或写或保持，后半段时间作为刷新时间。即读写后立即刷新。每128（行数）个tS，整个存储器就刷新一次。

读写周期tc=0.5μs，ts=1μs，则2ms刷新2000次，只需刷128次，过于频繁

53

异步刷新：2ms/128次刷新≈15.5μs/次，即每隔15.5μs刷一次即可。15.5μs的前半段可读写若干次（为15μs）后半段用于刷新（耗时0.5μs）54存储器芯片

[例6-4]有一个16K×16的存储器，由1K×4位的DRAM芯片（内部结构为64×16，引脚同SRAM）构成，问：(1)采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？(2)如采用集中刷新方式，存储器刷新一遍最少用多少读/写周期？设读/写周期为0.1us,死时间率是多少？解：(1)采用异步刷新方式，在2ms时间内分散地把芯片64行刷新一遍故刷新信号的时间间隔为2ms/64=31.25us，即可取刷新信号周期为30us。(2)如采用集中刷新方式，假定T为读/写周期，如果16组同时进行刷新，则所需刷新时间为64T。因为T单位为us，2ms=2000us，则死时间率为64T/2000×100%=0.32T%。55存储器芯片

4．动态MOS存储器与静态MOS存储器的比较(1)

DRAM使用简单的单管单元作为存储元，每片存储容量较大，约是SRAM的4倍；

DRAM采用地址复用技术，引脚数比SRAM要少很多，封装尺寸也比较小；(2)

DRAM的价格比较便宜，大约只有SRAM的1/4；(3)

由于使用动态元件，DRAM所需功率大约只有SRAM的1/6；(4)

DRAM由于使用动态元件，它的速度比SRAM要低；(5)

DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，其也要消耗一部分功率；(6)

SRAM一般用作容量不大的高速存储器，DRAM一般用作主存(7)

它们共同的特点是当供电电源切断时，原存储的信息也消失。56三、ROM芯片：EPROM的存储器芯片Intel2716为例。2K×8位的只读存储器，如图6-20所示。采用双译码方式，16K个存储元排成128×128矩阵。2k=2048=21111根地址线A0～A10

7位地址用于行译码，选择128行中的一行(27=128)4位地址用于列译码，以选择16(128/8)组中的一组

被选中的一组8位同时读出，经缓冲器送至8个数据输出端D0～D7。571.片选信号和PD/PGM为编程控制信号，在正常工作时，它们连在一起，芯片被选中时输入低电平，可读出数据。芯片未被选中(即不工作)时，PD/PGM线输入高电平，这样可使EPROM的功耗下降(下降75%左右)。2.需要写入信息(称为“编程”)时：电源线VPP

改接+25V(平时接+5V，与电源线VCC

相同)，将要写入的存储单元的地址送上地址线，要写入的8位数据送数据线，然后在PD/PGM输入端加上一个宽度为50ms(不能大于55ms)的正脉冲(+5V)，在编程逻辑控制下，就可实现写入。58主存储器的构造要组成一个主存要考虑：如何选片的问题如何把芯片连接起来的问题。1．主存容量的扩展根据存储器所要求的容量和选定的存储器芯片的容量，就可以计算出总的芯片数，即

总片数=总容量/（容量/片）例：存储器容量为8K×8b,若选用2114芯片(1K×4b/片)，则需要：

8k*8b/（1k*4b/片）=8*2片=16片

59主存储器的构造扩展字长（位扩展）扩展字数（字扩展）(1)位扩展位扩展是指只在位数方向的扩展（字长加长），而芯片的字数和存储器的字数是一致的。位扩展的连接方式是将各存储器芯片的地址线、片选线和读/写线相应的并联起来，而将各芯片的数据线单独列出。例：用16M×1b/片的SRAM芯片组成16M×32b的存储器所需芯片数=16M*32b/(16M*1b/片）=32片如图6-21所示：

602.224=16M每片寻出一位片数多则位数多，字长加长1.32片芯片的地址线A0～A23分别并联在一起各芯片的片选信号以及读写控制信号也都分别连到一起只有数据线D0～D31各自独立，每片代表一位

3.各芯片采用相同的地址信号，数据线分别连接到数据总线上的相应位。当CPU访问该存储器时，其发出的地址和控制信号同时传给32片芯片，选中每片芯片的同一单元，相应单元内容被同时读至数据总线的各位，或将数据总线上的内容分别同时写入相应单元。地址线的负载数为芯片数数据线的负载数为1

6162主存储器的构造(2)字扩展字扩展是指仅在字数方向扩展，而位数不变。字扩展将芯片的的地址线、数据线、读/写线并联，由片选信号来区分各个芯片。

例：用2M×8b/片的SRAM芯片组成16M×8b的存储器所需芯片数=16M*8位/（2M*8位/片)=8片。

如图6-22所示：632.221=2M用于片内寻址每次寻8位1.23=8用于片选，一次选一片。片数多字长仍为8位但总字数增多3.应为D0-D7，每次只有8位数。数据线和低位地址线的负载数为存储器芯片的个数高位地址线的负载为16465(3)字和位同时扩展

当构成一个容量较大的存储器时，往往需要在字数方向和位数方向上同时扩展，就将是前两种扩展的组合。用512片16M×1b/片的SRAM芯片组成256M×32b存储器

32b/1b=32（位扩展）256M/16M=16（字扩展）16片32片…66(3)字和位同时扩展

当构成一个容量较大的存储器时，往往需要在字数方向和位数方向上同时扩展，就将是前两种扩展的组合。用512片16M×1b/片的SRAM芯片组成256M×32b存储器

16片32片…片内寻址，选中1位共256M=228，所以cpu共28根地址线16组=24，片选用于选组（摞）16M=224，片内67(3)字和位同时扩展

当构成一个容量较大的存储器时，往往需要在字数方向和位数方向上同时扩展，就将是前两种扩展的组合。用512片16M×1b/片的SRAM芯片组成256M×32b存储器

16片32片…片内寻址，选中1位数据线的负载数为组数低位地址的负载数为存储器芯片数，高位地址的负载数为每组片数共256M=228，所以cpu共28根地址线16组=24，片选用于选组（摞）16M=224，片内68692．存储器芯片的地址分配和片选

片选：片选信号通过高位地址得到的。字选：片内的字选是由ＣＰＵ低位地址线选择。实现片选的方法可分为三种：线选法、全译码法和部分译码法。(1)线选法：用除去片内寻址外的高位地址线直接(或经反相器)接至各个存储芯片的片选端，当某地址线信号为“0”时，就选中与之对应的存储芯片。（一位对一片）图6-24为4片2K×8b用线选法构成的8K×8b存储器的连接图。各芯片的地址范围如表6.1所列，设地址总线有20位(A0～A19)。

70一片对应一位71表6.1线选法的地址分配芯片A19～A15A14～A11A10～A0地址范围(空间)0#未用0000111000…011…107000～077FFH1#未用110100…011…106800～06FFFH2#未用101100…011…105800～05FFFH3#未用011100…011…103800～03FFFH72(2)全译码法：将片内寻址外的全部高位地址线作为地址译码器的输入，把经译码器译码后的输出作为各芯片的片选信号，将它们分别接到存储器芯片的片选端，以实现对存储器芯片的选择。各芯片的地址如表6.2所列。

表6.2全译码法的地址分配芯片A19～A13A12A11A10～A0地址范围(空间)0#0…00000…011…100000～007FFH1#0…00100…011…100800～00FFFH2#0…01000…011…101000～017FFH3#0…01100…011…101800～01FFFH73线选法和全译码相结合的方法，就是部分译码。部分译码：用除片内寻址外的高位地址的一部分来译码产生片选信号。用4片2K×8b的存储芯片组成8K×8b存储器，需要四个片选信号，因此只要用两位地址线来译码产生。

寻址8K×8b存储器时未用到高位地址A13～A19（共7位），所以A12=A11=0，均选中0#；A12A11=01，均选中1#……8KBRAM中的任一个存储单元，都对应有2(20-13)=27=128个地址。这种一个存储单元出现多个地址的现象称地址重叠。

74从地址分布来看，这8KB存储器实际上占用了CPU全部的空间(1MB)。每片2K×8b的存储器芯片有1M/4=256K的地址重叠区，如图6-25所示。令未用到的高位地址全为0，这样确定的存储器地址称为基本地址，本例中8K×8b存储器的基本地址即00000H～007FFH。部分译码法较全译码简单，但存在地址重叠区。实际应用中，存储器芯片的片选信号可根据需要选择上述某种方法或几种方法并用。

A19-13A12A11片内选址00…00~11…110000…00~11…110175[例6-5]用带片选输入端CS的存储器芯片ROM(1K×8b)和RAM(2K×4b)及少量逻辑门，组成存储容量为4K×8位的存储器，并且ROM和RAM各占存储容量的一半。求该存储器所需要的ROM和RAM的芯片数量并画出其组成框图。解：ROM的芯片数量为（1/2）*4K/1K*(8/8)=2(片)RAM的芯片数量为（1/2）*4k/2k*(8/4)=2(片)ROM需要进行字扩展，而RAM需要进行位扩展。该存储器为4K，需要12位地址。可用最高位A11

来选择ROM或RAM，这里设A11=0时选中ROM工作，A11=1时选中RAM工作。RAM芯片容量为2K，片内地址需要11位(A0～A10)；ROM芯片容量为1K，片内地址需要10位(A0～A9)，可用A11A10

作为片选信号(A11A10=00时选中其中的一片进行操作，A11A10=01时选中另一片进行操作)。最后可得出该存储器的组成框图，如图6-26所示。

7677主存储器和CPU的连接

1．主存和CPU之间的硬连接

主存与CPU的硬连接：如图6-27所示。

地址总线(AB)数据总线(DB)控制总线(CB)782.CPU总线的负载能力：见前P61,64,68

3.CPU对主存的基本操作

(1)读操作读操作是指从CPU送来的地址所指定的存储单元中取出信息，再送给CPU，其操作过程是：l

地址→MAR→AB CPU将地址信号送至地址总线；l

Read CPU发读命令；l

WaitforMFC

等待存储器工作完成信号；l

M(ADDR)→DB→MDR 读出信息经数据总线送至CPU。(2)

写操作写操作是指将要写入的信息存入CPU所指定的存储单元中，其操作过程是：l

地址→MAR→AB CPU将地址信号送至地址总线；l

数据→MDR→DB CPU将要写入的数据送至数据总线；l

Write CPU发写命令；l

WaitforMFC

等待存储器工作完成信号。

CPU和主存的速度匹配有两种匹配方式：同步存储器读取和异步存储器读取。

79提高存储器性能的技术

存储器的两大指标：速度和容量存储器芯片制造技术单机系统中提高存储器性能的技术：双端口存储器并行主存储器高速缓冲存储器虚拟存储器

80存储器芯片技术

动态存储器芯片的新技术：

FDM(fastpagemode)DRAM

EDO(extendeddataout)DRAM

S(Synchronous)DRAM

DDR(doubledatarate)SDRAM

81存储器芯片技术

动态存储器芯片的新技术：

FDM(fastpagemode)DRAM

EDO(extendeddataout)DRAM

S(Synchronous)DRAM

DDR(doubledatarate)SDRAM

快速页式动态存储器:在页面访问方式的存储器芯片中，如果前后顺序访问的存储单元处于存储元阵列的同一行(称为页面)中时。只要在输入行地址之后保持信号不变，在的控制下，输入不同的列地址就可以对一行中的不同数据进行快速连续的访问。

行地址重复用，节省输入地址带来的延迟82存储器芯片技术

动态存储器芯片的新技术：

FDM(fastpagemode)DRAM

EDO(extendeddataout)DRAM

S(Synchronous)DRAM

DDR(doubledatarate)SDRAM

增强数据输出存储器：增加了一个数据锁存器

EDO输出数据在整个CAS周期都是有效的,不必等待当前的读/写周期完成即可启动下一个读/写周期

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