基于FPGA的VHDL语言温度控制

..基于FPGA的恒温控制系统孵化器是一种最新的孵化禽蛋的机器,通过人工制造适合禽蛋孵化的恒温环境,来以较小的经济投入孵化禽蛋,通过调查,市面上的孵化器多数是以模拟电路的方式制造恒温环境,如下图这种模拟电路控制在实际应用中很难做到恒温控制,温度会在最终归的预设值附近上下浮动,影响禽蛋的孵化。而且,孵化器的温度设置也是模拟电路,这样是完全达不到精准的温度设置。通过学习FPGA,我设想运用数字电路来对禽蛋孵化器内部温度进行控制,来实现可控,可调,温度恒定的禽蛋孵化器。具体的设计框架如下通过前向温度采集电路,采集当前孵化器内部的温度信号,将采集到的模拟信号通过ADC0809模数转换芯片,转变为FPGA可控的数字信号,FPGA芯片根据输入的当前实际温度,控制输出合理的数字信号,再由DAC0832转换为模拟信号,输入到后向加热执行电路,以此来完成对整个孵化器的温度控制。整个系统中,带有温度传感器的前向温度采集电路作为系统的反馈环节,实时反映当前环境的具体温度,具体的电路图如下。前向温度采集电路图此电路设计以AD590作为温度触感器,通过添加相应的调节电阻,让温度与输出电压保持一个相对线性的关系其中：为调零电阻为调满度电阻最终得到的温度与输出电压的关系式为：模数转换芯片采用的是ADC0809,具体的连接电路图如下IN0—IN7管角中任选一路作为前向温度采集电路的输入,VCC与同时接+5V电压,与GND接地,OUT1—OUT8数据输出端连接FPGA,START,OE,EOC,ADDA-C均连接FPGA,根据ADC0809的工作时序图,由FPGA给出相应的信号控制ADC0809。数模转换部分采用的是DAC0832,具体连接图如下DI0-DI7分别于FPGA的8位数据输出端相连,因为DAC0832工作在连续的负反馈电路中,故采用直通的工作方式,将WR1与WR2直接与地相连,ILE与CS,Xfer引脚均接至FPGA,有FPGA发送控制信号来控制DAC0832的工作。输出引脚Iout1与Iout2连接一个流压转换器,将输出的电流信号转换为需要的电压信号,并进行适当的放大。最后输出到孵化器的加热电路。FPGA模块控制ADC0809的工作状态,并接收来自ADC0809的数字信号,与键盘输入的预设信号进行比较后,将控制信息传送给DAC0832,经由数模转换器转换后加在发热装置两端,对整个孵化器内部温度进行控制。整个的FPGA模块分为以下几个部分；分频模块：由于外界的时钟源一般都较高,而ADC0809以及键盘扫描模块需要的时钟频率较低,故需要对外界时钟源进行分频,这里外界输入时钟源为20MHz,对其进行64分频。波形仿真图如下：从波形图可以看出,clk每经过64个脉冲,clk1跳转一次。分频模块工作正常；统计报告图如下：分频模块的VHDL文件见附录1.键盘模块：键盘模块的脉冲输入来自分频模块。其中,输入端口为两位二进制数,分别接两个按键,来对预设温度进行加减调控。输出有两个端口,xianshi端口作为保留端口,存储着当前预设温度的数值,可外接显示设备。zhi端口为信息传送端口,其存储值为当前预设温度值经由采集电路温度—电压公式换算后的十进制数值。换算公式如下：例：38摄氏度对应的ADC0809输出数据为5*38*256/100/5,得到十进制值为97；波形仿真图如下：图〔1图〔2图中,shuru〔1为温度减按键,shuru〔0为温度加按键,相应的预设温度对应相应的ADC0809输出值,由图2得,当预设温度为38摄氏度时,对应换算后的ADC0809输出数据为97,与计算相符。键盘输入模块工作正常。统计报告图如下：键盘模块的VHDL文件见附录2.ADC0809控制模块：经查阅资料,DAC0832需采用直通式,故,将DAC0832的控制语句直接写在了ADC0809的控制语句块内。ile为输出到ADC0832的输入锁存允许信号,cont为ADC0832WR1,WR2,CS等引脚。Wendu为预设温度的输入引脚。din为ADC0809转换后的输出信号,dout为受FPGA控制的输出到DAC0832的控制信号。clk8为来自为频器的时钟信号。根据ADC0809的时序图,总结出相应的状态转移图,一次来编写控制ADC0809的VHDL语言文件,状态转移图如下：具体波形仿真图如下：波形仿真建立在预设温度为38摄氏度的条件下。前面提到,38摄氏度对应的ADC0809输出值为97,VHDL程序中设定,当ADC0809输入值大于或等于97时〔当前温度大于或等于预设温度,FPGA输出到DAC0832的控制信号为0,即停止加热。当ADC0809输入值小于92〔即36摄氏度,与设定温度相差大于两度时,FPGA输出到DAC0832的控制信号为255,即以最大功率加热。当ADC0809输入值小于92时,将会细分为5个阶段,即以逐次递减的功率加热。由图可知,ADC0809工作正常。统计报告图如下：ADC0809模块的VHDL仿真文件见附录3.最后,将三个模块运用元件例化语句连接在一块,并进行电路观察,生成相应的逻辑电路,如下图：总体波形仿真如下图波形分析：刚开始,FPGAjia置1,预设温度逐渐增加,如下图当温度到达38摄氏度后停止增加,即将38摄氏度作为预设温度,随后,观察FPGAin与FPGAout。当预设温度为38摄氏度时,输入为97时,对应输出为0,当为92时,对应输出为5,当为96时,对应输出为1,当输入不在92-97之间,输入大于97时,输出为0,输入小与92时,输出为255.观察上图波形仿真,完全符合程序设计。后面给FPGAjian置1,预设温度会随之降低。统计报告图如下：总体的VHDL程序见附录4.附录1：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entityfenpinisport<clk:instd_logic;--外部输入时钟源clk1:outstd_logic>;endfenpin;--分频后的时钟源architectureboffenpinissignalcount:std_logic_vector<7downto0>;--信号定义signalclk2:std_logic;beginprocess<clk>beginif<clk'eventandclk='1'>then--计数脉冲上升沿if<count="01000000">thencount<=<others=>'0'>;clk2<=notclk2;--当达到64个脉冲时count置0,clk2取反elsecount<=count+1;--未达到64脉冲时继续计数；endif;endif;clk1<=clk2;——将产生的分频信号给输出端口endprocess;endb;附录2：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityjianpanisport<clk:instd_logic;--分频后的时钟输入shuru:instd_logic_vector<1downto0>;--输入端,按键加0位,按键减1位zhi:outinteger;--预设温度转化为ADC0809输出值xianshi:outinteger>;--当前预设温度endentity;architecturebehaofjianpanissignalx:integerrange0to200;--定义信号beginprocess<clk>beginif<clk'eventandclk='1'>thencaseshuruis--检测是否有输入when"01"=>x<=x+1;--按键加按下,温度+1when"10"=>if<x=0>thenx<=0;--按键减按下,判断温度是否为0elsex<=x-1;--若为0,则依旧为0,否则,温度-1endif;whenothers=>x<=x;--其他按键情况,温度不变endcase;endif;xianshi<=x;--将温度赋给显示输出端zhi<=x*5*256/100/5;--将温度转化后赋给输出端endprocess;endbeha;附录3：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityADC0809isport<din:instd_logic_vector<7downto0>;--ADC0809输出的采样数据clk8:instd_logic;--时钟信号eoc:instd_logic;--ADC0809转换结束指示,高电平有效ale:outstd_logic;--ADC0809地址锁存次信号ile:outstd_logic;--DAC0832数据锁存允许cont:outstd_logic;--DAC0832控制信号〔WR1,WR2,CS,Xferstart:outstd_logic;--ADC0809转换启动信号oe:outstd_logic;--ADC0809数据输出允许信号wendu:ininteger;--温度显示adda:outstd_logic;--ADC0809信号通道控制位addb:outstd_logic;--ADC0809信号通道控制位addc:outstd_logic;--ADC0809信号通道控制位lock0:outstd_logic;--ADC0809观察数据锁存时钟dout:outstd_logic_vector<7downto0>>;--输出到DAC0832的8位数据endADC0809;architecturebehaofADC0809istypestatesis<st0,st1,st2,st3,st4>;--定义ADC0809工作状态signalcurrent_state,next_state:states:=st0;--定义信号signalregl:std_logic_vector<7downto0>;signalshuchu:std_logic_vector<7downto0>;signallock:std_logic;signalcount:std_logic_vector<7downto0>;beginadda<='1';--地址输入001,选择IN1addb<='0';addc<='0';dout<=shuchu;-将处理后的数据传输到输出端口lock0<=lock;--数据传输ile<='1';--DAC0832的控制信号cont<='0';com:process<current_state,eoc>--状态转移begincasecurrent_stateiswhenst0=>ale<='0';start<='0';lock<='0';oe<='0';next_state<=st1;whenst1=>ale<='1';start<='1';lock<='0';oe<='0';next_state<=st2;whenst2=>ale<='0';start<='0';lock<='0';oe<='0';next_state<=st1;if<eoc='1'>thennext_state<=st3;elsenext_state<=st2;endif;whenst3=>ale<='0';start<='0';lock<='0';oe<='1';next_state<=st4;whenst4=>ale<='0';start<='0';lock<='1';oe<='1';next_state<=st0;whenothers=>next_state<=st0;endcase;endprocesscom;reg:process<clk8>beginif<clk8'eventandclk8='1'>thencurrent_state<=next_state;--在时钟上升沿改变状态endif;endprocessreg;latch1:process<lock>beginiflock='1'andlock'eventthenregl<=din;--将输入数据赋给中间变量endif;endprocesslatch1;kongzhi:process<regl>beginif<regl<wendu>then--判断输入数据与预设温度的大小casewendu-reglis--判断输入数据与预设温度的when"00000101"=>shuchu<="00000101";--差值为5时输出控制信号5when"00000100"=>shuchu<="00000100";--差值为4时输出控制信号4when"00000011"=>shuchu<="00000011";--差值为3时输出控制信号3when"00000010"=>shuchu<="00000010";--差值为2时输出控制信号2when"00000001"=>shuchu<="00000001";--差值为1时输出控制信号1whenothers=>shuchu<="11111111";--差值大于5时输出255endcase;elseshuchu<="00000000";--当前温度大于预设温度,输出0endif;endprocesskongzhi;endbeha;附录4：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityFPGAisport<clkin:instd_logic;--定义外部时钟端口FPGAeoc:instd_logic;FPGAin:instd_logic_vector<7downto0>;FPGAout:outstd_logic_vector<7downto0>;FPGAale:outstd_logic;FPGAjia:instd_logic;FPGAjian:instd_logic;FPGAwendu:outinteger;FPGAile:outstd_logic;FPGAcont:outstd_logic;FPGAstart:outstd_logic;FPGAoe:outstd_logic;FPGAadda:outstd_logic;FPGAaddb:outstd_logic;FPGAaddc:outstd_logic>;endentity;architecturebehaofFPGAiscomponentADC0809is--元件例化声明port<din:instd_logic_vector<7downto0>;clk8:instd_logic;eoc:instd_logic;ale:outstd_logic;ile:outstd_logic;cont:outstd_logic;start:outstd_logic;wendu:ininteger;oe:outstd_logic;adda:outstd_logic;addb:outstd_logic;addc:outstd_logic;lock0:outstd_logic;dout:outstd_logic_vector<7downto0>>;endcomponent;componentfenpinis--元件例化声明port<clk:instd_logic;clk1:outstd_logic>;endcomponent;componentjianpanisport<clk:instd_logic;shuru:instd_logic_vector<1downto0>;zhi:outinteger;xianshi:outinteger>;endcomponent;signalc:std_logic;--定义中间变量signaln:integer;beginU0:fenpinportmap<clk=>clkin,clk1=>c>;--元件例化U1:ADC0809portmap<clk8=>c,wendu=>n,din=>FPGAin,eoc=>FPGAeoc,dout=>FPGAout,ale=>FPGAale,ile=>FPGAile,cont=>FPGAcont,start=>FPGAstart,oe=>FPGAoe,adda=>FPGAadda,addb=>FPGAaddb,addc=>FPGAaddc>;U2:jianpanportmap<clk=>c,shuru<1>=>FPGAjian,shuru<0>=>FPGAjia,zhi=>n,xianshi=>FPGAwendu>;endbeha;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entityfenpinisport<clk:instd_logic;--外部输入时钟源clk1:outstd_logic>;endfenpin;--分频后的时钟源architectureboffenpinissignalcount:std_logic_vector<7downto0>;--信号定义signalclk2:std_logic;beginprocess<clk>beginif<clk'eventandclk='1'>then--计数脉冲上升沿if<count="01000000">thencount<=<others=>'0'>;clk2<=notclk2;-当达到64个脉冲时count置0,clk2取反elsecount<=count+1;--未达到64脉冲时继续计数；endif;endif;clk1<=clk2;——将产生的分频信号给输出端口endprocess;endb;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityjianpanisport<clk:instd_logic;--分频后的时钟输入shuru:instd_logic_vector<1downto0>;--输入端,按键加0位,按键减1位zhi:outinteger;--预设温度转化为ADC0809输出值xianshi:outinteger>;--当前预设温度endentity;architecturebehaofjianpanissignalx:integerrange0to200;--定义信号beginprocess<clk>beginif<clk'eventandclk='1'>thencaseshuruis--检测是否有输入when"01"=>x<=x+1;--按键加按下,温度+1when"10"=>if<x=0>thenx<=0;--按键减按下,判断温度是否为0elsex<=x-1;--若为0,则依旧为0,否则,温度-1endif;whenothers=>x<=x;--其他按键情况,温度不变endcase;endif;xianshi<=x;--将温度赋给显示输出端zhi<=x*5*256/100/5;--将温度转化后赋给输出端endprocess;endbeha;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityADC0809isport<din:instd_logic_vector<7downto0>;--ADC0809输出的采样数据clk8:instd_logic;--时钟信号eoc:instd_logic;--ADC0809转换结束指示,高电平有效ale:outstd_logic;--ADC0809地址锁存次信号ile:outstd_logic;--DAC0832数据锁存允许cont:outstd_logic;--DAC0832控制信号〔WR1,WR2,CS,Xferstart:outstd_logic;--ADC0809转换启动信号oe:outstd_logic;--ADC0809数据输出允许信号wendu:ininteger;--温度显示adda:outstd_logic;--ADC0809信号通道控制位addb:outstd_logic;--ADC0809信号通道控制位addc:outstd_logic;--ADC0809信号通道控制位lock0:outstd_logic;--ADC0809观察数据锁存时钟dout:outstd_logic_vector<7downto0>>;--输出到DAC0832的8位数据endADC0809;architecturebehaofADC0809istypestatesis<st0,st1,st2,st3,st4>;--定义ADC0809工作状态signalcurrent_state,next_state:states:=st0;--定义信号signalregl:std_logic_vector<7downto0>;signalshuchu:std_logic_vector<7downto0>;signallock:std_logic;signalcount:std_logic_vector<7downto0>;beginadda<='1';--地址输入001,选择IN1addb<='0';addc<='0';dout<=shuchu;--将处理后的数据传输到输出端口lock0<=lock;--数据传输ile<='1';--DAC0832的控制信号cont<='0';com:process<current_state,eoc>--