《微型计算机技术》第10章 总线

2023/1/301微型计算机技术WeixinɡJisuɑnjiJishu

（第3版）

2023/1/302

第10章

总线2023/1/303总

线

10.1总线概述

10.2从PC／XT总线到EISA总线

10.3PCI总线

10.4IEEE-488总线2023/1/304

10.1总线概述

10.1.1总线和总线标准10.12总线的分类10.1.3总线通信协议10.1.4总线仲裁10.1.5总线的负载能力2023/1/305

10.1.1总线和总线标准

1.总线定义

总线是一种在多于2个模块(设备或系统)间传送信息的公共通路。

总线由传输信息的物理介质以及一套管理信息传输的通信规则(协议)所组成。

总线的特点是“公用性”，即同时挂接多个模块或设备。2个模块或设备之间专用的信号连接线不能称为总线。2023/1/3062.总线标准

总线标准是国际公布或推荐的互连各个模块的标准。它是把各种不同模块组成计算机系统(或计算机应用系统)时必须遵守的规范。2023/1/307

总线标准

总线标准为计算机(或计算机应用系统)中各个模块的互连接提供一个标准界面。该界面对界面两侧的模块而言都是透明的，界面的任一方只需根据总线标准的要求来实现接口的功能，而不必考虑另一方的接口方式。 采用总线标准为计算机接口的软硬件设计提供方便。 使硬件接口芯片设计相对独立，为接口软件的模块的设计带来方便。2023/1/308总线标准总线标准包括∶

机械结构规范； 功能规范； 电气规范。2023/1/30910.1.2总线的分类1.三类总线片总线∶元件级总线，芯片总线，是微处理器芯片内部引出的总线，它是用微处理器构成一个部件（如CPU插件）或是一个很小的系统时，信息传输的通路。内总线∶系统总线、板级总线、微机总线，是用于微机系统中各插件之间信息传输的通路。外总线∶通信总线，是微机系统之间，或是微机系统与其他系统（仪器、仪表、控制装置）之间信息传输的通路。2023/1/30102.片总线的作用

片总线通常包括地址总线、数据总线和控制总线等三组总线，了解这三组总线的具体组成、用途及其相互关系，对于解决微型计算机系统的应用及接口问题十分重要。１）地址总线

地址总线通常是单向总线，由CPU输出，１６位微处理器有２０条或２４条地址总线，３２位微处理器一般有３２条或３６条地址总线。地址总线用于指令操作的不同时期，选择要操作的器件和系统，既用于存储器的操作，又用于I／O操作。在任一给定时刻，地址总线可能传送如下信息：①处理器要执行的下一条指令的地址。②处理器进行计算所需的操作数的存储地址。2023/1/3011片总线的作用

③准备接收处理器计算结果的单元地址。④准备将数据发送给处理器的某台输入设备的地址。⑤准备从处理器接收一个数据的某台输出设备的地址。⑥在存储器的两个存储区之间，或者存储器与外设之间，或者两个外设之间，传输数据时的有关地址；地址译码时，地址线的分配情况由系统的实际安排情况和电路板上的组织方式决定。2023/1/3012片总线的作用

２）数据总线

数据总线是双向总线，１６位微处理器有１６条数据总线，３２位微处理器通常有３２条数据总线。数据总线用来传送各类数据，由于数据总线的作用是把信息送入CPU或从CPU送出，所以要求有严格的时序控制电路和转接电路（例如锁存器、三态器件和各种门电路）加以配合和协调。通过数据总线可以传送的数据类型为：数值数据、指令码、地址信息、设备码、控制字和状态字等。2023/1/3013片总线的作用

３）控制总线不同型号的微处理器有不同数目的控制总线，且其方向和用途也不一样，但几乎所有的控制总线都与系统的同步功能有关。下面这些控制线是一般微处理器所共有的。①读出线和写入线。②中断请求线和中断响应线。③同步（选通或时钟）信号线。④保持、等待就绪（准备好）线。总之，控制总线用来传送保证计算机同步和协调的定时信号和控制信号，从而保证正确地通过数据总线传送各项信息的操作。2023/1/301410.1.3总线通信协议1.总线传输周期在系统内各模块之间的信息通信或系统间的信息通信过程中，每一时刻只能有一组信息在总线上传输。若有多组信息要传输，只能按顺序分别传输。这样对每一组信息的传输就形成一个传输周期，为了能在各模块间实现高速、可靠地传输信息，通常这个传输周期分成4个传输阶段，分别完成一定的传输功能。2023/1/3015总线传输周期（1）

申请分配阶段一组信息在总线上传输，总是有一个要求通过总线进行数据通信的提出者，又有一个被要求进行通信的对象。可以简称提出者为主模块（包括主系统），对象为从模块（包括从系统）。当主模块要求在总线上通信时，它首先要向总线管理机构—总线仲裁器提出使用总线的申请。总线仲裁器经过判断认为可以批准主模块使用总线，它就把下一个传输周期的使用权交给主模块。2023/1/3016总线传输周期（2）

寻址阶段获得使用总线的主模块要在总线上提出它要进行通信的从模块的“地址”以及进行何种通信的控制信息。当这些信息被从模块接受后，从模块就要启动，做好相应的通信准备。（3）

数据交换阶段这时，主模块与相应的从模块彼此已建立了通信的机制，各种信息则由发送模块（可以是主模块或从模块）传送到接受模块（可以是从模块或主模块），进行实际的数据交换。2023/1/3017总线传输周期（4）

撤消阶段一组信息传输完毕，主模块应通知总线仲裁器，并把总线使用权交还总线仲裁器，以便让其它模块能使用总线进行通信。即使刚使用过总线的模块需要继续使用总线进行通信，也需要重新向总线仲裁器提出申请。根据上述4个阶段形成了各种总线通信方式：如同步通信方式和异步通信方式。2023/1/30182.总线通信协议1）同步通信方式在同步通信方式里，模块之间的通信传输周期是固定的。有精确稳定的系统时钟作为传输周期的“标尺”，通信双方的模块必须严格按时钟标尺进行各自相应的操作。可以用图10.1来说明同步通信方式的一般过程。2023/1/3019同步通信方式

2023/1/3020总线通信协议2）异步通信方式为了使不同操作速度的模块之间也能进行速度匹配，顺利地经常彼此间的通信，提出了异步通信方式。这种方式不再需要主、从模块的操作严格按系统时钟进行。只是为主、从模块之间不同速度的配合，增设了两条应答信号线，又称握手交互信号线（Handshaking），分别称请求和响应。仍以在同步通信方式里的例子来说明异步通信方式，如图10.2所示。2023/1/3021

异步通信方式2023/1/3022

10.1.4总线仲裁(busarbitration)

1.总线主设备(总线主控器)(busmaster)

具有控制总线能力的模块，通常是CPU或以CPU为中心的逻辑模块;在获得总线控制权之后能启动数据信息的传输。 所谓启动即发出地址信息以及相应的控制信息给要进行信息传输的设备，使其按主设备的要求进行信息传输。

2023/1/3023总线仲裁2.总线从设备(总线受控器)(busslave)

能对总线上的数据请求(即主设备发出的地址信息和控制信息)作出相应，但本身不具备总线控制能力的模块。 所谓总线控制能力是指，能发出地址信息、控制信息以启动总线上的数据传输。2023/1/3024总线仲裁3.总线仲裁

总线仲裁是在多处理机环境中提出来的。 多处理机中，每个处理机都可作为总线主设备。都要共享系统中的资源(总线也是一种重要的公共资源)。 多个主设备必须通过系统总线才能访问其他资源。每个主设备都会随即地提出对总线控制使用的要求，这样就可能发生总线竞争现象。

为了防止主设备同时控制总线，就要在总线上设立一个处理上述总线竞争的机构，按优先级次序，合理地分配资源，此即总线仲裁问题2023/1/3025总线仲裁4.总线仲裁器

用硬件来实现总线分配的逻辑电路称为总线仲裁器(BusArbiter)。 总线仲裁器的任务是∶ 响应总线请求； 通过分配过程的正确控制达到最佳使用总线。 在单处理机系统中，如果系统中接有DMA控制器，处理器就有了总线使用的竞争者，也必须有相应的总线仲裁器。由于这种系统比较简单，几乎所有的微处理器芯片中都包含有这种仲裁机构—

一般总是将DMAC的总线请求安排成较高的优先级。2023/1/3026串联优先级判别法

2023/1/3027串联优先级判别法图中有Ⅰ，Ⅱ，…

，N等N个模块，都可作为总线主设备，各个模块中的请求输出端采用集电极（漏极）开路门，请求端用“线或”方式接到仲裁器请求输入端，每个模块的忙端同仲裁器的总线忙状态线相连，它是一条输入输出双向信号线。当一个模块占有总线控制权时，该模块的忙信号端成为输出端，向系统的总线忙状态线送出有效信号（例如低电平）。其他模块的忙信号端全部作为输入端工作，检测总线忙状态线上的状态。2023/1/3028串联优先级判别法一个模块若要提出总线请求，其必要条件是先检测到忙信号输入端处于无效状态。与此相对应，仲裁器接收总线请求输入的条件，也使总线忙状态线处于无效状态。进一步可以规定仲裁器输出允许信号的条件首先是总线忙状态线无效，表示总线没有被任一模块占用；其次才是有模块提出了总线请求。允许信号在链接的模块之间传输，直到到达提出总线请求的那个模块为止。这里用允许信号的边沿触发，它把共享总线的各模块按规定的优先级链接在链路中的不同位置上。越前面的模块，优先级越高。2023/1/3029串联优先级判别法当前面的模块要使用总线时，便发出信号禁止后面的部件使用总线。通过这种方式，就确定了请求总线各模块中优先级最高的模块。显然，在这种方式中，当优先级高的模块频繁请求时，优先级别低的模块可能很长时间都无法获得总线。一旦有模块占用总线后，允许信号就不再存在。这种串联优先级判别法中的仲裁机构是三线链式的仲裁机构。2023/1/3030并联优先级判别法

2023/1/3031并联优先级判别法并联优先级判别法的示意图如图１０-４所示。图中有N个模块，都可作为总线主设备，每个模块都有总线请求线和总线允许线，模块之间是独立的，没有任何控制关系。这些信号接到总线优先控制器（仲裁器），任一模块使用总线，都要通过请求线向仲裁器发出请求信号。2023/1/3032并联优先级判别法仲裁器一般由一个优先级编码器和一个译码器组成。该电路接收到某个模块或多个模块发来的请求信号后，首先经优先级编码器进行编码，然后由译码器产生相应的输出信号，发往请求总线模块中优先级最高的模块，并把允许信号送给该模块。被选中的模块撤销总线请求信号，输出总线在一忙信号，通知其他模块，总线已经被占用在一个模块占用总线的传输结束后，就把总线忙信号撤销，仲裁器也撤销允许信号。根据各请求输入的情况，仲裁器重新分配总线控制权。2023/1/3033循环优先级判别法循环优先级判别法类似于并联优先级判别法，只是其中的优先级是动态分配的，原来的优先级编码器由一个更为复杂的电路所代替，该电路把占有总线的优先级在发出总线请求的那些模块之间循环移动，从而使每个总线模块使用总线的机会相同。2023/1/303410.1.5总线的负载能力

负载能力即驱动能力，指总线上接上负载(接口设备)后必须不影响总线输入/输出的逻辑电平，以流过负载的电流大小表示。

2023/1/3035总线的负载能力总线输出信号的情况

1. 输出低电平∶要吸收电流(由负载流入信号源)以IOL表示。负载能力指∶吸收规定电流后，仍保持逻辑低电平；

2. 输出高电平∶要流出电流(由信号源流向负载的输出电流)以IOH表示。当输出电流超过规定值时，输出逻辑电平会降低。负载能力指∶输出电流达规定电流后仍保持逻辑高电平。2023/1/3036总线的负载能力

对于输入信号而言，系统总线就成为I／O插件板的负载。当输入低电平时，总线向插件板灌入电流，以IIL表示，要求插件板在流入了这个电流后，还能向总线输出一个正确的低电平。驱动电路还要给总线接收电路提供输入高电平时的电流，以IIH表示。对应的电流值列于表10-2中。两个表中电流的正、负表示流入和流出总线。

2023/1/3037表10-2提供给总线输入信号的负载2023/1/30382023/1/3039缓冲器或驱动器当总线上所接负载超过总线的负载能力时，必须在总线和负载之间加接缓冲器或驱动器，最常用的是三态缓冲器，其作用是驱动（使信号电流加大，可带动更多负载）和隔离（减少负载对总线信号的影响）。2023/1/304010.2从PC／XT总线到EISA总线总线的标准化对提高微型计算机系统的性能和加快系统的开发速度是至关重要的。在微型计算机系统中，特别是１９８１年８月推出IBM‐PC后，在微型计算机系统（包括个人计算机、工作站和服务器）中所釆用的总线是PC／XT总线、ISA总线（PC／AT总线）和EISA总线，这３种总线是向上兼容的。2023/1/3041PC／XT总线

PC／XT总线是１９８１年用于准１６位PC（IBM‐PC和IBM‐PC／XT机）上所使用的总线，PC／XT总线具有可靠、简便、使用灵活的优点，减少了自定义的引脚，提高了总线的兼容性，但总线布置的规范性、信号完整性和频率性能方面考虑不周，总线位宽仅８位（８位数据线），工作频率为4.77MHz，数据总线带宽为８b×4.77MHz／８＝4.77MBps，最大数据传输率为2.38MBps。2023/1/3042PC／AT总线ISA（IndustryStandardArchitecture，工业标准体系结构）总线，又称为PC／AT总线，是1984年推出的IBM‐PC／AT机中使用的总线。ISA总线的特点是允许多个CPU共享系统资源，由于兼容性好，在PC中得到广泛使用。ISA总线作为低速接口的总线，还同高速总线PCI总线共存于早期的以Pentium４为CPU的PC中。ISA总线的不足之处是传输速率过低，CPU的占用率高。例如，占用硬件中断资源。该总线的工作频率为８MHz，总线带宽为１６b×８MHz／８＝１６MBps，最大数据传输率为８MBps。2023/1/3043EISA总线EISA（ExtendedIndustryStandardArchitecture，扩展的工业标准体系结构）总线是由COMPAQ、AST、EPSON、HP、OLIVETTI和NEC等公司联合推出的一种３２位总线，是一种兼容性好的总线。EISA总线是把ISA总线扩展到３２位，与８／１６位总线ISA总线完全兼容。EISA总线支持多处理器结构，支持多总线主控，具有较强的I／O扩展能力和负载能力。总线工作频率仍为８畅３３MHz，带宽仅为３３MBps。由于EISA总线兼顾了ISA总线的电气特性，妨碍了总线速度的进一步提高。另外成本过高也妨碍了EISA总线在PC上的应用，EISA总线一般用于服务器领域。2023/1/304410.3PCI总线10.3.1PCI总线的由来及特征10.3.2桥接器与配置空间10.3.3PCI总线信号10.3.4PCI总线传输简介10.3.5PCI总线的发展2023/1/3045PCI总线ISA总线是８位或１６位总线，最高传输率为８MBps，用于PC；EISA总线可用于８位、１６位或３２位系统，最高传输率为３３MBps，主要用于服务器领域。随着图形用户界面（GraphicalUserInterface，GUI）和多媒体技术在PC系统中的广泛应用，上述传统的PC总线（ISA总线和EISA总线）由于其带宽的限制，已不能适应系统工作的要求。而PCI总线为系统提供了一个高速的数据传输通路，系统内的各设备可以直接或间接地挂在总线上，各设备通过局部总线可以完成数据的快速传送，从而解决了使用传统的I／O总线（ISA和EISA）系统中数据传输的瓶颈问题。2023/1/3046表10-3

2023/1/3047

10.3.1PCI总线的由来和特征

1.PCI总线

ISA总线是8位/16位总线，最高数据传输率为8MB/S。

EISA总线可用于8位/16位/32位系统，最高数据传输率为32MB/S1991年下半年 Intel提出PCI概念

PCISIG(PCISpecialInterestGroup)成立PCI专门权益组织

1992.6.22 PCI1.01995.6.1 PCI2.1支持64位数据通信。(66MHz)2023/1/30482.PCI总线的主要特点

1） 突出的高性能

33MH/66MHz同步总线操作，传输速率528MB/S(66MHz,64位)，支持burst（突发、猝发）传送。2） 良好的兼容性

PCI总线部件和插件接口相对于处理器是独立的。 支持不同结构的处理器。3） 支持PnP—

即插即用，PCI.2.2支持热插拔

PCI设备中有存放设备具体信息的寄存器。这些信息使BIOS和OS层的软件可以自动配置PCI总线部件及插件。2023/1/3049主要特点4） 多主设备能力—

总线仲裁能力允许PCI主设备-从设备间实现“点到点”对等存取。5） 适度地保证了数据的完整性，提供数据和地址奇偶校验功能。6）优良的软件兼容性7）定义了两种电压的信号环境

3.3V-5V的组件技术使电压平滑过渡。2023/1/3050PCI总线的主要特点

8）相对的低成本 采用最优化的芯片，多路复用体系结构，通过地址数据复用，减少了总线信号引脚。

PCI总线为系统提供了一个高速数据传输通路。系统内的各设备可以直接或间接地挂在总线上。各个设备通过局部总线可以完成数据的快速传送。从而解决了使用传统的I/O总线(ISA/EISA)系统中数据传输的瓶颈问题。2023/1/3051

10.3.2桥接器与配置空间

1.桥接器在图10-5中显著标出的一个部件是桥（Bridge）,也可称之为桥接器，事实上这是一个总线转换部件。其功能是连接两条计算机总线，允许总线之间相互通讯交往。一座“桥”的主要作用是把一条总线的地址空间映照到另一条总线的地址空间，就可以使系统中每一个总线主设备

（Master）能看到同样的一份地址表。这时，从整个存储系统来看，有了整体性统一的直接地址表（flataddressmap），可以大大简化编程模型。2023/1/3052

图10-5 基于PCI总线的微机系统典型结构框图

2023/1/3053基于PCI总线的微型计算机系统典型结构框图2023/1/3054桥接器

“桥”本身可以是十分简单的，如只是加上信号的缓冲能力；也可以是相当复杂的，如包括有组织转换数据快存化、装拆数据分组以及有各类系统所规定的一些功能。在PCI规范中提出三类桥的设计：主CPU至PCI的桥（称为主桥）、PCI至标准总线（如ISA、EISA、微通道）之间的标准总线桥以及在PCI与PCI之间的桥。2023/1/30552.配置空间PCI提供３个互相独立的物理地址空间：存储器、I／O与配置空间。配置空间是PCI所特有的一个物理上的地址空间，所有PCI设备必须提供配置空间，多功能设备则应为每一实现的功能提供一个配置空间，主桥也必须至少支持一组配置空间寄存器。例如，对于微型计算机系统来说，有＃１和＃２两种配置机制更常用，是所有主桥必须提供的机制。其中，配制机制＃１使用了两个I／O端口地址０CF８H和０CFCH（位于EISA定义的系统板保留区内），分别对应两个３２位的寄存器：CONFIG‐ADDRESS和CONFIG‐DATA。2023/1/3056配置空间主桥允许CPU通过这两个寄存器单元去存取系统中所有PCI总线上的所有设备中的配置空间，即可利用这两个I／O端口去执行任何PCI设备的配置操作。不需要有软件的干预，数据就可以到达图１０-５（b）中所示的层次线０上的配置周期，平台中的各个桥将上层PCI总线的地址进行转换，并传递到下层PCI总线。而配制机制＃２是为访问PCI配置空间提供的一种模式，工作在该模式下，将把PCI的配置空间映射到４KB的I／O空间（C０００H～CFFFH）。2023/1/3057配置空间有了桥与配置空间的支持，PCI提供了功能强大而且灵活方便的配置能力，包括允许设备重新定位（含中断）、无须用户干预的自动安装配置与启动自举、构造系统地址表（软件与设备无关）、可继续支持现有的配置机制（如EISA的配置实用程序），对系统与设备的附加要求大大减少。2023/1/305810.3.3PCI总线信号2023/1/3059

2023/1/30601.地址数据信号

①AD０～AD３１：地址数据多路复用信号，在PCI总线传输时，包含一个地址传送节拍和一个（或多个）数据传送节拍。在（帧周期信号）有效时为地址传送节拍，在（主设备就绪信号）和（从设备就绪信号）同时有效时为数据传送节拍。②C／～C／：总线命令／字节允许信号在地址传送节拍传送PCI总线命令，在数据传送节拍传送字节允许信号，C／对应字节为０。总线命令由主机发向从设备，说明当前事务类型，总线命令在地址节拍呈现在C／～C／上并被译码。PCI总线命令及说明如表１０-４所示。2023/1/3061

③PAR（Parity）：对AD０～AD３１和C／～C／信号作奇偶校验，以保证数据的有效性。

2.接口控制信号①：帧周期信号，由当前总线主设备驱动，表示一个总线周期的开始和结束。②（TargetReady）：从设备准备好信号，由从设备驱动，表示从设备已准备好传送数据。③（InitiatorReady）：主设备准备好信号，由系统主设备驱动，与信号同时有效时可完成数据传输。2023/1/30622.接口控制信号

④：停止信号，从设备要求主设备停止当前数据传送。⑤（DeviceSelect）：设备选择信号，该信号有效时（输出），表示所译码的地址是在设备的地址范围内，作为输入信号时，表示总线上的某设备是否被选中。⑥（InitiatizationDeviceSelect）：初始化设备选择信号，在配置读写期间，用做芯片选择。⑦：锁定信号，用于保证主设备对存储器的锁定操作。2023/1/3063

3.错误报告信号

①（ParityError）：数据奇偶校验错信号。②（SystemError）：系统错误信息，用于报告地址奇偶错、数据奇偶错和命令错等。

4.仲裁信号（总线主设备用）①（Request）：总线请求信号，由希望成为总线主设备的设备驱动，是一个点对点的信号。②（Grant）：总线请求允许信号。2023/1/30645.系统信号

①CLK：总线时钟信号，该信号频率为PCI总线的工作频率。②：系统复位信号，该信号有效时，PCI总线的所有输出信号处于高阻状态。2023/1/30656.６４位扩展信号

①AD３２～AD６３：地址数据扩展信号。②C／～C／：高３２位地址命令／字节允许信号。③PAR６４：高３２位奇偶校验信号。④：６４位传送请求信号。⑤：６４位传送响应信号。2023/1/30667.中断请求信号

：中断请求信号，X＝A、B、C、D。8.Cache支持信号①（SnoopBackoff）：探测返回信号，该信号有效时，关闭预测命令中的一个缓冲行。②（SnoopDone）：探测完成信号，该信号有效时，表示探测完成，命中一个缓冲行。2023/1/30679.JTAG／边界扫描测试引脚

JTAG提供了板级和芯片级的测试，通过定义输入输出引脚，逻辑扩展函数和指令。所有JTAG的测试功能仅需一个４线或５线的接口以及相应软件即可完成。利用JTAG可测试电路板的连接和功能。

JTAG是PCI总线的一种可选接口。①TCK（TestClock）：测试时钟，用于控制状态机及数据传送。②TDI（TestDataIn）：测试数据输入，用于TCK的上升沿接收JTAG串行指令和数据。③TDO（TestDataOut）：测试数据输出，用于TCK的下降沿JTAG串行数据。④TMS（TestModeSelect）：测试模式选择，用于控制边界扫描模式，控制状态机的测试操作。⑤（TestReset）：测试复位。2023/1/3068表10-5

2023/1/30692023/1/307010.3.4PCI总线传输简介

PCI是地址／数据复用总线，每一个PCI总线传送由两个节拍组成：地址节拍和数据节拍。信号从高电平（非激活状态）转换到低电平（激活状态）表征一个地址节拍的开始。在地址节拍，总线主设备通过C/～C／端发送总线命令。如果是总线读命令，紧接着地址节拍的时钟周期称为总线转换周期，在这一个时钟周期内，AD３１～AD０既不被主设备驱动，也不被从设备驱动，以避免总线冲突。对于写操作，就没有总线转换周期，总线直接从地址节拍进入数据节拍。2023/1/3071总线传输

所有的PCI总线传送由一个地址节拍和一个或多个数据节拍组成，地址节拍的时间是一个PCI时钟周期，数据节拍数取决于要传送的数据个数，一个数据节拍至少需要一个PCI时钟周期。在任何一个数据节拍都可以插入等待周期。从有效变成无效表示当前正在进行最后一个数据节拍。2023/1/3072总线传输

总线操作结束有多种方式，大多数情况下，由从设备和主设备共同撤销准备好信号：和。如果从设备不能够继续传送，可以设置信号，表示从设备撤销与总线的连接；所寻址的从设备不存在或者信号一直为无效状态，都可能导致主设备结束当前总线操作，使和变成无效，回到总线空闲状态2023/1/3073读操作

１）读操作图10-7为读传送时的时序图，在地址节拍，AD0～AD31上为一个有效地址，～输出PCI总线命令。2023/1/3074

PCI总线基本读操作时序2023/1/3075写操作２）写操作图１０８为写传送时的时序图，在CLK２，当第一次有效且地址节拍结束后传送开始。除了在地址节拍之后不需要转换周期外，写传送与读传送类似。对读传送和写传送，数据节拍中完成的工作是相同的。2023/1/3076

PCI总线基本写操作时序2023/1/3077３）传送中止

总线主设备和从设备都可以中止PCI传送。无论中止是由什么原因引起的，当和都无效时，所有传送将被中止，进入IDLE周期。2023/1/307810.3.5PCI总线的发展

PCI是一种局部总线。从结构上看，PCI是在CPU和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。管理器提供了信号缓冲，使之能支持１０种外设，并能在高时钟频率下保持高性能，它为显卡、声卡、网卡、Modem等设备提供了连接接口，它的工作频率为３３MHz／６６MHz。2023/1/3079PCI总线的发展PCI总线是目前个人计算机中使用最为广泛的总线，几乎所有的主板产品上都带有这种总线的插槽。PCI插槽也是主板带有最多数量的插槽类型，在目前流行的台式机主板上，ATX结构的主板一般带有５或６个PCI插槽，而小一点的MATX主板也都带有２或３个PCI插槽，由此可见其应用的广泛性。2023/1/3080PCI总线的发展

自１９９２年６月２２日发布PCI１.０版技术规范后，PCI规范有如下几种版本：①１９９３年４月发布PCI2.0修订版。②１９９５年１季度发布PCI2.1修订版。③１９９８年１２月完成，１９９９年２月发布PCI2.2修订版。④２００２年发布PCI2.3修订版。⑤２００３年发布PCI3.0修订版。2023/1/3081表10-6

2023/1/3082PCI总线的发展

PCI插槽有两种：３２位为１２４针插槽，在PC上使用；６４位为１８８针插槽，在工作站和服务器中使用。几乎所有的X８６桌面操作系统，如Windows、Linux等，都支持PCI总线设备，随着计算机技术的发展，PCI总线也在不断发展。2023/1/30831.PCI‐X总线

２０００年，PCI‐SIG组织发表了新的、更快速的PCI‐X总线，这是由IBM、HP和COMPAQ公司共同开发的，是PCI总线的一种扩展结构。PCI‐X总线允许只与单个PCI目标设备进行数据交换，类似于资源独占的工作模式，若PCI‐X设备无任何数据传送，总线会自动将PCI‐X设备移去以减少PCI‐X设备间的等待时间。在相同的频率下，PCI‐X将能提供比PCI高1４％～３５％的性能。2023/1/3084

PCI‐X总线PCI‐X可以支持的频率有６６MHz、１００MHz、１３３MHz，在不同的工作频率下，PCI‐X能控制的外设的数量不同：

●６６MHz下，PCI‐X控制器最多可支持４个PCI设备。

●１００MHz下，PCI‐X控制器最多可支持２个PCI设备。

●１３３MHz下，PCI‐X控制器只能支持１个PCI设备，在６４位总线下，拥有１０６６MBps的带宽，这对光纤接口、千兆以太网接口等对带宽要求很高的接口而言，具有很大优势。2023/1/3085

PCI‐X总线PCI‐X使用与PCI相同的端口，有８位和１６位两种，PCI设备可以在PCI‐X插槽中兼容使用，当然此时整个总线返回PCI协议。PCI‐X也无须在PCIBIOS程序中进行修改，其所有功能实现完全由板卡本身决定。PCI‐X和PCI设备既能单独存在于系统中，也能共存于一个系统。

PCI‐X当前主要应用于服务器、工作站、嵌入式系统和信息交换环境。2023/1/30862.PCI‐Express总线

随着计算机应用范围的扩大，对总线带宽的要求越来越高，由此比PCI总线速度更高的总线必然应运而生。由Intel公司主导制订的PCI‐Express就是一种高性能的I／O总线。

PCI‐Express被称为第三代I／O（ThirdGenerationInput／Output，３GIO）总线技术，第一代指ISA总线，第二代指PCI总线，第三代即指PCI‐Express。2023/1/3087PCI‐Express总线

PCI‐Express采用串行通信模式以及同OSI网络模型相类似的分层结构，该分层结构自上至下由软件层、会话层、事务处理层、数据链路层和物理层组成，其具体的信号是两对低电压、分离驱动的电脉冲，一对负责传送，一对负责接收，并通过一个被称为MSI（MessageSignaledInterrupt，基于通信信号的中断控制）的轮询方法来管理中断请求、电源管理请求和复位请求等系统信息。2023/1/3088PCI‐Express总线

PCI‐Express的设计标准是：完全连续的I／O结构（串行I／O互连）、可望超过１０GBps的速度、点对点的连接、低针数接口。

PCI‐Express采用点对点技术，能为每一个设备分配独享通道，不需要在设备间共享资源。按目前的PCI‐Express规范，每个设备最多可以通过６４条PCI‐Express连接线和其他设备建立连接，每个连接占用的带宽可在１条、２条、４条、８条、１６条或３２条连接线之间定义，以实现更高的集合速度，完成更多任务。2023/1/3089PCI‐Express总线

PCI‐Express是对现有总线技术的一次突破，依照内部独立数据传