数字电路组合逻辑电路

1第3章组合逻辑电路3.1组合逻辑电路的分析与设计3.2加法器3.3比较器3.4编码器3.5译码器3.6数据选择器3.7数据分配器3.8组合逻辑电路中的竞争冒险2概述一、组合逻辑电路的特点=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.逻辑功能特点

电路在任何时刻的输出状态只取决于该时刻的输入状态，而与原来的状态无关。2.电路结构特点(1)输出、输入之间没有反馈延迟电路(2)不包含记忆性元件(触发器)，仅由门电路构成I0I1In-1Y0Y1Ym-1组合逻辑电路23二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图(波形图)三、组合电路分类①

按逻辑功能不同：加法器比较器编码器译码器数据选择器和分配器只读存储器②

按开关元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI343.1组合电路的分析方法和设计方法3.1.1组合电路的基本分析方法一、分析方法逻辑图逻辑表达式化简真值表说明功能分析目的：①

确定输入变量不同取值时功能是否满足要求；③

得到输出函数的标准与或表达式，以便用MSI、

LSI实现；④

得到其功能的逻辑描述，以便用于包括该电路的系统分析。②

变换电路的结构形式(如：与或与非-与非)；45二、分析举例[例]分析图中所示电路的逻辑功能表达式真值表ABCY000001010011ABCY10010111011111000000功能判断输入信号极性是否相同的电路—符合电路ABC&&≥1[解]56[例3.1.1]分析图中所示电路的逻辑功能[解](1)逐级写输出函数的逻辑表达式67(2)列真值表(3)功能说明：在三个输入变量中，只要有两个或两个以上的输入变量为1时，输出函数为1，否则为0，该电路概括为三变量多数表决器。7ABCY000001010011ABCF1001011101110100101183.1.2组合电路的基本设计方法一、设计方法逻辑抽象列真值表写表达式化简或变换画逻辑图逻辑抽象：①根据因果关系确定输入、输出变量②状态赋值—用0

和1

表示信号的不同状态③根据功能要求列出真值表

根据所用元器件(分立元件或集成芯片)的情况将函数式进行化简或变换。化简或变换：89①设定变量：二、设计举例

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]输入A、B、C

，输出Y②状态赋值：A、B、C=0表示输入信号为低电平Y=0表示

输入信号中多数为低电平(1)逻辑抽象A、B、C=1表示

输入信号为高电平Y=1表示

输入信号中多数为高电平910

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]③列真值表(2)写输出表达式并化简最简与或式最简与非-与非式ABCY00000101001110010111011100010111二、设计举例

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。1011二、设计举例

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解](3)画逻辑图—用与门和或门实现ABYC&&≥1&—用与非门实现&1112[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](1)逻辑抽象输入变量：1--亮0--灭输出变量：R（红）Y（黄）G（绿）Z（有无故障）1--有0--无列真值表RYGZ00000101001110010111011110010111(2)卡诺图化简RYG0100011110111111213[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](3)画逻辑图&1&&&11≥1RGYZ13143.2加法器3.2.1半加器和全加器1.半加器（HalfAdder）两个

1位二进制数相加不考虑低位进位。0001101100101001真值表函数式Ai+Bi=Si

(和)Ci(进位)1415逻辑图曾用符号国标符号半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函数式15162.全加器（FullAdder）两个

1位二进制数相加，考虑低位进位。Ai+Bi

+Ci-1(低位进位)

=Si

(和)

Ci

(向高位进位)1011---A1110---B+---低位进位100101111真值表标准与或式（一位）ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位进位←01617ΣCOCISiAiBiCi-1Ci国标符号18卡诺图全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci最简与或式圈

“1

”1819逻辑图

用与门、或门和非门实现&&&&&&&≥1111AiSiCiBiCi-1≥119203.2.2多位加法器实现多位二进制数相加的电路1.4位串行进位加法器特点：电路简单，连接方便速度低=4tpdtpd

—1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI20212.超前进位加法器

作加法运算时，总进位信号由输入二进制数直接产生。21

令进位产生函数进位传输函数22特点缺点：电路比较复杂优点：速度快23逻辑结构示意图集成芯片CMOS：CC4008TTL：7428374LS283超前进位电路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI232424253.2.2加法器的扩展与应用

[例3.2.1]用74LS283实现两个八位二进制数的加法运算。1、加法器的扩展262、加法器的应用[例3.2.2]将8421BCD码转换为余3码。273.3比较器（DigitalComparator）3.3.11位数值比较器00011011010001100010真值表函数式逻辑图—用与非门和非门实现AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比较器AiBiAi&1&1&BiMiGiLi27284位数值比较器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比较输入输出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位数值比较器A3B3A2B2

A1B1A0B0283.3.2多位数值比较器29&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=G3G2G1G04位数值比较器M=M3+G3M2+G3G2M1+G3G2G1M0L=M+G1位数值比较器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&2930比较输入级联输入输出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成数值比较器的真值表级联输入：供扩展使用，一般接低位芯片的比较输出，即接低位芯片的FA<B

、FA=B

、FA>B

。303.3.3集成数值比较器及应用31扩展：级联输入

集成数值比较器

74LS85(TTL)

两片4位数值比较器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比较输出1→8位数值比较器低位比较结果高位比较结果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A03132CMOS芯片设置A>B只是为了电路对称，不起判断作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成数值比较器CC15485(CMOS)扩展：

两片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比较结果高位比较结果132333.4编码器编码：用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）二进制编码器二—十进制编码器分类：普通编码器优先编码器2n→n10→4或Y1I1编码器Y2YmI2In代码输出信息输入编码器框图3334一、二进制编码器用n

位二进制代码对N=2n

个信号进行编码的电路3位二进制编码器(8线-3线)编码表函数式Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7输入输出

I0I7是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。输入输出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I33435函数式逻辑图—用或门实现—用与非门实现Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y23536优先编码：允许几个信号同时输入，但只对优先级别最高的进行编码。优先顺序：I7I0编码表输入输出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函数式2.3位二进制优先编码器3637输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I03738集成三位二进制优先编码器74LS14874LS148的真值表如下表不可能出现00工作，且有输入01工作，但无输入10不工作11状态40用4位二进制代码对0~9

十个信号进行编码的电路。1.8421BCD编码器2.8421BCD优先编码器3.集成10线-4线优先编码器（7414774LS147）二、二-十进制编码器二-十进制编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y340其功能表为

423.5译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义3.5.1二进制译码器(BinaryDecoder)

输入n位二进制代码如：2线—4线译码器3线—8线译码器4线—16线译码器A0Y0A1An-1Y1Ym-1二进制译码器……输出m个信号m=2n42431.3位二进制译码器(3线–8线)真值表函数式A0Y0A1A2Y1Y73位二进制译码器…00000001

0000001000000100000010000001000000100000010000001000000000000101001110010111011143443线-8线译码器逻辑图000—输出低电平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A00011111011101010111111011111011111001111101110111111110110110111111110111111144452.集成3线–8线译码器

--74LS138引脚排列图功能示意图输入选通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY745463.二进制译码器的级联两片3线–8线4线-16线Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有输出无输出1禁止工作无输出有输出078154647三片3线-8线5线-24线（1）（2）（3）输出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全为174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………14748功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点4874HC154493.5.2、二-十进制译码器(Binary-CodedDecimalDecoder)将BCD

码翻译成对应的十个输出信号集成4线–10线译码器：744274LS424950半导体显示(LED)液晶显示(LCD)共阳极每字段是一只发光二极管3.5.3、显示译码器数码显示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC显示译码器共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低电平驱动0111000111110000000000100100001005051共阴极abcdefgR+5VYaA3A2A1A0+VCC显示译码器共阴YbYcYdYeYfYg—高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd5152驱动共阴极数码管的电路—输出高电平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥11115253驱动共阳极数码管的电路A3A2A1A0YaYbYcYdYeYfYg—输出低电平有效&&1&&&&&&&&&&&&&&&&&111&15354集成显示译码器7448是就是按照上面的逻辑式设计，并添加一些附加控制端和输出端，集成的BCD－七段显示译码器，可以驱动共阴极数码管。其中：其逻辑符号如图所示A3~A0:四位BCD码的输入端Ya～Yg：驱动数码管七段字符的7个输出端55

图为7448驱动共阴极半导体数码管BS201A的工作电路。

RBORBIRBIRBORBORBI图

有灭零控制的8位数码显示系统583.5.4、译码器的应用58（1）实现存储系统的地址译码。（2）实现逻辑函数。（3）带使能端的译码器可用作数据分配器基本原理：二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7…任何一个函数都可以写成最小项之和的形式59基本步骤(1)选择集成二进制译码器(2)写函数的标准与非-与非式(3)确认变量和输入关系[例]用集成译码器实现函数(1)三个输入变量，选3线–8线译码器

74LS138(2)函数的标准与非-与非式(4)画连线图[解]5960(4)画连线图(3)确认变量和输入关系令[解]则74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在输出端需增加一个与非门[例]

用集成译码器实现函数选3线–8线译码器74LS1386061[例]试用集成译码器设计一个全加器。(1)选择译码器：[解]ΣCOCISiAiBiCi-1Ci全加器的符号如图所示选3线–8线译码器74LS138(2)写出函数的标准与非-与非式6162[例]试用集成译码器设计一个全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函数的标准与非-与非式选3线–8线译码器74LS13874LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA1(3)确认表达式AiBiCi-1(4)画连线图&Ci&Si62例:由3线－8线译码器74HC138所组成的电路如图所示，试分析该电路的逻辑功能。解：各输出端的逻辑式为输出输入的真值表为由真值表可以看出X＝X2X1X0作为输入3为二进制数，Z＝Z2Z1Z0作为输出的3位二进制数，当X<2，时Z＝1;当X>5时，Z＝0;当2≤X≤5时，Z＝X＋2.65能够从多路数据输入中选择一路作为输出的电路一、4选1数据选择器输入数据输出数据选择控制信号A0Y4选1数据选择器D0D3D1D2A11.逻辑抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.逻辑表达式653.6数据选择器66一、4选1数据选择器2.逻辑表达式3.逻辑图1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D36667╳

╳

╳二、集成数据选择器1.8选1数据选择器7415174LS1517425174LS251引脚排列图功能示意图VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—数据输入端67682.集成数据选择器的扩展两片8选1（74151）16选1数据选择器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

68690四片8选1（74151）32选1数据选择器1/274LS139SA4A3A2A1A0&Y方法：74LS139双2线-4线译码器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

6970（1）（2）（3）（4）输出信号00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工四片8选1（74151）32选1数据选择器真值表（使用

74LS139双2线-4线译码器）“四选一”只有2位地址输入，从四个输入中选中一个；“八选一”的八个数据需要3位地址代码指定其中任何一个，故利用做为第3位地址输入端，其实现电路如图所示用双4选1数据选择器74HC153组成8选1数据选择器。输出端的逻辑式为723.6.2、利用数据选择器实现逻辑函数数据选择器具有以下主要特点：（2）提供了地址变量的全部最小项（1）具有标准与或表达式的形式，即（3）一般情况下，可以当作一个变量处理

对于4选1数据选择器，在S1＝1时，输出于输入的逻辑式为

若将A1、A0作为两个输入变量，D10～D13为第三个变量的输入或其他形式，则可由4选1数据选择器实现3变量以下的组合逻辑函数。同理，具有n位地址输入的数据选择器，可以产生任何形式输入变量数不大于n＋1的组合逻辑函数。1、比较法例:分别用4选1和8选1数据选择器实现逻辑函数解：（1）用4选1数据选择器实现

若将B、C作为地址输入线，A或其他形式作为各数据的输入端，将所给的逻辑函数表示成最小项之和地形式，即双4选1数据选择器74HC153的一个4选1数据选择器的输出端逻辑函数为则和所给函数相比较得：令A1=B，A0＝C，D10＝1，D11＝D12＝D13＝A其电路连线如图所示(2)由8选1数据选择器实现写成最小项之和形式，即先将所给逻辑函数8选1数据选择器74HC151的输出端逻辑式为比较上面两式，令:A2＝A，A1