第6章-1 内存储器及接口基本技术

时序：三总线各信号间的定时关系，完成存贮器与I/O间的读写操作。8086的主要时序：总线读写、I/O读写、I/O中断、启动和复位。时钟周期T：CPU工作的时间基准。8086的主时钟周期4.77MHZ。总线周期：4T周期完成一个总线操作，即一个操作数的读写操作。指令周期：完成一条指令的时间，由整数个总线周期构成，长度不等。空闲周期TI：无总线操作时进入空闲周期，插入的个数与指令有关。前一总线为写：AD0~AD15输出前次数据。前一总线为读：D0~D15处于高电阻态。8086373GDDCBBHE/S7DENDT/RRDWRIOA16~A19ALEAD0~AD15CLKREADYRESETM/8284RESA0~A19245DIRGABD0~D15INTAINTRNMIHOLDHLDARDWRINTAINTRNMIHLDAHOLDM/IO5.28086/8088系统总线时序

单向输出读操作有效信号，与完成存贮器和I/O读取操作。M/IORD=0，读I/O设备=0，读存贮器RDRDM/IO=0=1几种基本时序分析：一、读操作T4T3T2T1CLKALEA19/S6~A16/S3AD15~AD0M/IORDDENDT/RT1：地址周期AD0~AD15A16/S3~A19/S6：ALE：地址锁存：收发方向

DT/R地址信号373GDDA16~A19

A0~A19AD0~AD15ALEOET2：数据准备周期T3：数据读取（采样）周期

AD0~AD15上出现D0~D15有效数据信号,CPU采样AD0~AD15读取数据。T4：结束周期为下一总线周期作准备，共4T周期完成了数据的读取。T4T3T2T1CLKALEA19/S6~A16/S3AD15~AD0M/IORDDENDT/RAD0~AD15：浮空转换为无效信号A16/S3~A19/S6：S3~S6信号ALE=0：锁存结束RDDT/RDEN工作于B到A为输入状态

245DT/RGD0~D15DENDT/RAD0~AD15AB二、写操作4T周期完成一个数据的写入。

WRDT/R=0，读=1，写RDT4T3T2T1CLKALEA19/S6~A16/S3AD15~AD0M/IOWRDENDT/RT4T3T2T1CLKALEA19/S6~A16/S3AD15~AD0M/IORDDENDT/R硬件中断：I/O部件产生的中断。

NMI：不可屏蔽中断，无中断响应过程，发生中断立即执行。

INTR：可屏蔽中断，当IF=1允许，IF=0时禁止。软件中断：指令中断，实际上为一种过程调用方法。三、中断及中断操作

中断：打断主程序的正常执行顺序与I/O进行数据传送一种方法。中断类型码：中断服务程序的编号，寻址中断服务程序。中断操作时序：TiT4T3T2T1CLKALEAD7~AD0INTAT4T3T2T1中断类型码INTA2、第二次=0，外设经D0~D7送中断类型码给数据总线，CPU读取中断类码，进入中断服务程序。1、第一次=0，中断被CPU响应，一个总线周期完成INTA四、系统的复位和启动

有效的复位操作：内部RESETT4T3T2T1CLKRESET输入BUS1输入复位操作信号。2时钟上升沿启动复位操作。3时钟下降沿进入复位状态。1、输入RESET=1＞4T时钟周期2、初次加电RESET=1＞50ms复位状态：1、AD0~AD15、A16/S3~A19/S6浮空。2、ALE、HLDA低电平无效。3、其它控制信号先变高再浮空。4、寄存器状态：AX、BX、CX、DX、SI、DI、BP、SP、FR、DS、SS、ES、IP=0、CS=FFFFH。5、指令队列变为空。特别说明：CS:IP=FFFFH:0000H复位时第一条指令的地址所在。第6章半导体存储器存储器:

存放程序和数据的部件内存(主存储器):

直接连接总线上，通常由半导体存储器组成。外存(辅助存贮器):

经接口电路与总线相连接，存放永久保存的程序和数据,通常指磁盘、磁带、光盘等。字节：8位存储单元组成的一个基本存储单元。字：CPU的字长组成的一个存储单元。字长：字的二进制位数。字有4位、8位、16位、32位、64位等。芯片存储容量：存储芯片容纳的二进制信息量。 存储容量=字数×位数概念及术语

5.28086/8088系统总线时序

第6章半导体存储器半导体存贮器的分类半导体存储器RAMROM存取方式分

双极性MOS静态动态电路结构分

掩膜ROMPROMEPROMEEPROM电路结构分

双极型RAM：晶体管为基本存储电路元件。集成度较低，功耗大，成本高。存取速度高，如L1，L2缓存。MOSRAM：工艺简单、成本低集成度高、功耗低存取速度不如双极性RAM:

只读存贮器。ROM:随机读写存贮器。第6章半导体存储器静态RAM(SRAM)：基本存储电路由6管构成。集成度高于双极型，低于动态RAM。功耗比双极型低，但比动态RAM高。不需要刷新。RAM双极性MOS静态动态电路结构分

行选通线位线

列选通线

D

DVDD(5V)VGGT4T3T6T5T2T1Vss(0V)第6章半导体存储器动态RAM(DRAM)：基本存储电路由单管电路组成，电容存储电荷保存信息。集成度高。功耗比静态RAM低，价格比静态RAM便宜。因动态存储器靠电容来存储信息，存在泄漏电流，故要求刷新，通常要求每隔2ms刷新一遍。RAM双极性MOS静态动态电路结构分

数据线字选择CTCD第6章半导体存储器只读存储器ROM:掩模ROM

这种ROM是在制作集成电路时，用定做的掩模进行编程的。制造完毕，存储器的内容就被固定下来，只能读，不能改变。

ROM掩膜ROMPROMEPROMEEPROM电路结构分

掩模ROM可编程序的只读存储器：PROM(ProgrammableROM) 允许用户对它进行一次性的编程。PROM熔丝第6章半导体存储器ROM掩膜ROMPROMEPROMEEPROM电路结构分

能够进行多次改写的ROM称为EPROM。且需要专用的EPROM写入器。擦除时需用紫外线光源照射。Intel2716、2732、2764、27512

可擦除的EPROM(ErasablePROM)基片源极--------漏极电极导体浮置栅二氧化硅EPROM晶体管导通状态+5V0V击穿电流-----------------------+++++第6章半导体存储器能够用电信号进行多次改写的ROM存储器。使用方便,芯片可直接在插件板上擦除或改写。存取速度较慢，价格较贵。如：Intel28F010，29C020等。可以在+5V的电压下正常读取，但写入必须提供+12V的电压。电可擦除的E2PROM(ElectricallyErasablePROM)对芯片内存储单元寻址，采用地址译码予以实现。常用的地址译码有两种方式，即单译码和双译码方式。RAM芯片内内部的结构及工作原理单译码方式如图所示，单译码方式是一个N中取“1”的译码器，当字选择线的根数N很大时，内部的N=W0~WN-1必然也很大，占有的芯片资源也大，主要用于小容量的存储器，译码器A5A4A3A2A1A0W63W0W1存储单元64个单元第6章半导体存储器第6章半导体存储器RAM芯片内内部的结构及工作原理双译码方式当字选择线的根数N很大时，N＝2P中的P必然也大，这时可将P分成两部分，N＝2p＝2x+y=2x×2y＝X×Y，这样便可将N由X译码和Y译码两级译码得到。现以P=6为例：N＝26＝23×23＝8×8=64即可选择64个字的记忆单元。其译码结构如图所示。行译码A2A1A0710列译码A3A4A501764个单元第6章半导体存储器RAM存贮器组成结构图示为1024×1位的存储芯片的结构框图。存储体

大量存储单元有规则的组合在构成存贮体。各存储单元以地址进行区分。地址译码器：地址选择读/写控制及I/O电路：信号放大；对被选中的单元读出、写入。片选控制CS：多片芯片组成存贮器时首先进行片选由地址译码的高位完成。三态缓冲器：三态缓冲，以适用于总线连接。行译码A2A1A0710列译码A3A4A5017存储体控制电路W/RCS三态驱动第6章半导体存储器RAM芯片Intel6116

2KX8位的静态RAM芯片，包含有16384个基本存储电路。该芯片为24脚，双列直插集成电路,与EPROM2716兼容。Vcc20191817161514132221123456789106116GND2423CEA8A9A7A6A5I/O1A4A3A0A1A2I/O2I/O3I/O5I/O4I/O7I/O6I/O8A10OEWE1112A0~A10 211=2048地址输入 11根CE片选信号 1根OE三态输出允许信号 1根VCC GND 电源和地线 2根 共有24根引线I/O1~I/O8 D0~D7数据输入输出8根WE=0写有效，=1读有效 1根第6章半导体存储器DRAM芯片Intel2164

64KX1位的动态RAM芯片。该芯片为16脚，双列直插集成电路（1）存取时间为150ns/200ns(—15,—20）（2）低功耗，最大275mW（3）每2ms需刷新一次，每次512单元A0~A7 216=65536地址输入 8根分为行地址和列地址，内有地址锁存器，分时复用构成16位地址。Vcc161514131234567812112164A6A7N/CDINA5A4A3A0A1A2RASWE109CASVSSDOUTWE=1读，经DOUT输出数据 =0写，经DIN输入数据RASCAS行地址选通信号，将A0~A7行址锁存在片内行地址锁存器。列地址有效信号，将A0~A7列址锁存在片内列地址锁存器。行地址和列地址选通信号兼作片选信号。第6章半导体存储器只读存储器Intel27324K×8EPROM。24脚双列直插集成电路。OE/VPPVcc20191817161514132221123456789102732GND2423CEA8A9A7A6A5O0A4A3A0A1A2O1O2O5O4O7O6O3A101112A11A0~A11 212=4096地址输入 CE片选信号 O0~O7 D0~D7数据输出OE/VPP三态输出允许信号OEVPP输入编程高电压存储器芯片数目的确定芯片容量=M×N M=存储单元数；N=位数／单元存贮器的容量=XKB=XK×8 以字节为单位。8位微机系统中的存储器接口

例,64KB的RAM存储器，由动态RAM2116(16K×1)芯片组成。T=（G/M）×（8/N）=（64K／16K）×（8/1）=32(片)若用静态RAM2114(1K×4)芯片组成。T=（G/M）×（8/N）=（64K／1K）×（8/4）=128(片)存贮器容量为G字节，芯片数G/M=字扩展即组数8/N=位扩展即每组的芯片数6.3SRAM、ROM与CPU的连接

(1)

数据线的连接： 芯片内有双向三态缓冲器，芯片数据线直接和系统数据总线相应数据位挂接。

(2)

地址线的连接： 地址应包含两部分：芯片的数据线、地址线和控制线与系统总线的连接片选地址：

对各个存储芯片进行选择的地址，高位部分是片地址，经译码器产生芯片选择信号和各个芯片的片选端相连。片内地址：

芯片内的存储单元寻址，低位部分是片内地址，直接和存储芯片的地址端相连。6.3SRAM、ROM与CPU的连接=0，读贮器RD=0，写贮器WRM/IO=1(3)控制线的连接：

CPU通过控制总线发出读／写操作命令。

M/IORDWRMEMRMEMW6.3SRAM、ROM与CPU的连接例,用1K×1的静态RAM芯片位扩充形成1KB的存储器，所需芯片数为8。位扩展：扩充存储单元的位数。D0D7……A0A9…1K=1024=210地址线A0～Ａ9I/OI/OI/OI/OI/OI/OI/OI/O1024×1WECSA0A9…字扩展：扩充存储单元的个数。

A102K=2048=211地址线A0～Ａ10I/OI/OI/OI/OI/OI/OI/O1024×1WECSI/O1024×1110100106.3SRAM、ROM与CPU的连接例,用Intel6116形成8KB的存储器。片选控制方法

线选法:

地址中的高位部分不经译码，直接用它们分别作各个芯片的片选信号。M/IORDWRA0A10…D0…D7D0…D7A12A11A13A148086A0A10…A0A10…CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10…A0A10…D0…D7D0…D7D0…D7D0…D712346.3SRAM、ROM与CPU的连接片选控制方法——线选法:M/IORDWRA0A10…D0…D7D0…D7A12A11A13A148086A0A10…A0A10…CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10…A0A10…D0…D7D0…D7D0…D7D0…D712341地址范围7000H～77FFHA10A9A8

A7A6A5A4

A3A2A1A0A14A13A12

A110000000000011111111111111011107

000H7

7FFH6.3SRAM、ROM与CPU的连接片选控制方法——线选法:2地址范围6800H～6FFFHA10A9A8

A7A6A5A4

A3A2A1A0A14A13

A12A110000000000011111111111110111016

800H6

FFFHM/IORDWRA0A10…D0…D7D0…D7A12A11A13A148086A0A10…A0A10…CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10…A0A10…D0…D7D0…D7D0…D7D0…D712346.3SRAM、ROM与CPU的连接片选控制方法——线选法:3地址范围5800H～5FFFHA10A9A8

A7A6A5A4

A3A2A1A0A14

A13

A12A110000000000011111111111101110115

800H5

FFFHM/IORDWRA0A10…D0…D7D0…D7A12A11A13A148086A0A10…A0A10…CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10…A0A10…D0…D7D0…D7D0…D7D0…D712346.3SRAM、ROM与CPU的连接片选控制方法——线选法:4地址范围3800H～3FFFHA10A9A8

A7A6A5A4

A3A2A1A0A14

A13A12A110000000000011111111111011101113

800H3

FFFH地址范围是不连续的M/IORDWRA0A10…D0…D7D0…D7A12A11A13A148086A0A10…A0A10…CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10…A0A10…D0…D7D0…D7D0…D7D0…D712346.3SRAM、ROM与CPU的连接片选控制方法

部分译码法: 对高位地址的一部分进行译码产生片选信号，这种方法叫部分译码法。

10001000~1000111188H~8FH10010000~1001011190H~97H10011000~1001111198H~9FH10100000~10100111A0H~A7H10101000~10101111A8H~AFH10110000~10110111B0H~B7H10111000~10111111B8H~BFH74LSl38译码器(即Intel8205译码器)G1G2aG2bCBAYi100000Y0100001Y1100010Y2100011Y3100100Y4100101Y5100110Y6100111Y7ABG1Y6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA5A4A6A7A3IO/M138Vcc1615141312345678121174LS138ABGNDG1109Y6Y5Y4Y3Y2Y1Y0Y7G2bCG2a10000000~1000011180H~87HA7A6A5A4A3

A2A1A06.3SRAM、ROM与CPU的连接808816KEPROM2732的一种部分译码电路方案。地址范围：10000FH~13FFFH1地址范围A10A9A8

A7A6A5A4

A3A2A1A0A16A15A14A13A12

A11000000000001111111111110000010000H10F

FFH100001CBAA19A18A17A160001→10000H~10FFFH1111→F0000H~F0FFFH高位A17~A19的不确定性每一单元有8个地址编码重叠2地址范围A10A9A8

A7A6A5A4

A3A2A1A0A16A15A14A13A12

A11000000000001111111111110001011000H11F

FFH100011CBAA19A18A17