基于CPLD的低频相位测量仪的设计与实现

基于CPLD的低频相位测量仪的设计与实现

以Altera公司CPLD芯片EPM240T100C5N和单片机AT89S52为核心，辅以相关模拟电路，构成一个低频数字式相位测量仪。系统由整形电路、CPLD数据采集电路、单片机数据运算控制电路和数据显示电路几部分构成。包括硬件设计和软件设计两大部分。简介等精度频率/相位计实物图

本系统采用Altera公司CPLD芯片EPM240T100C5N和单片机AT89S52构成测控主体。其中，CPLD主要负责采集两个同频待测正弦信号的频率和相位差所对应的时间差，而单片机负责读取CPLD的数据，并根据这些数据技术待测正弦信号的频率及两路同频正弦信号之间的相位差，同时通过功能键切换显示出待测信号的频率和相位差。由于CPLD对脉冲信号比较敏感，而被测信号是周期相同、相位不同的两路正弦波信号，故需对输入波形进行整形，使其变成方波信号，再输入CPLD进行处理。由于系统将CPLD和单片机相结合，综合其优点，具有集成度高、稳定性好、设计灵活和设计效率高等优点。系统可分为三部分：数据采集电路数据运算控制电路数据显示电路由于CPLD具有集成度高，I/O资源丰富，稳定可靠等优点，而单片机具有良好的人机接口和运算控制功能。等精度测频主控结构图测频时序图相位测量：将两路被测正弦波信号整成方波信号，通过鉴相器，输出一路具有不同占空比的脉冲波形。由仿真波形可知，该脉冲信号的占空比与这两路信号鉴相器原理图和仿真波形系统模块设计,包括信号整形模块，CPLD数据采集模块，单片机数据运算控制及数据显示模块单片机模块的程序设计流程图等精度频率/相位计实物图CPLD模块的软件设计与仿真等精度测频时序图测相位差时序图从图中可以看出，SPUL=1时，系统进行等精度测频。这时，CLR一个正脉冲后，系统被初始化。然后CL被置为高电平，但这时两个计数器并未开始计数(START=0),直到此后被测信号TCLK出现一个上升沿，START=1时两个计数器同时启动，分别对被测信号和标准信号开始计数，其中BZQ和TSQ分别为标准频率计数器和被测频率计数器的计数值。由图可见，在CL变为低电平后，计数仍未停止，直到TCLK出现一个上升沿为止，这时START=0，可作为单片机了解计数结束的标志信号。仿真波形中TCLK和BCLK的周期分别设置为10us和500ns。在图中可以看到，计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六进制)。通过控制SEL就能按照8个8位将计数器中的32位数读入单片机中进行计算，在图中，取SPUL=0时，系统被允许进行脉宽测试。为了便于观察，图中仿真波形中的TCLK和BCLK的周期分别设置为75us和500ns。此时，CL和CLR的功能都能发生变化，前者为1时测信号高电平的脉宽，为0时测低电平的脉宽；而后者CLR变为1时作系统初始化，由1变为0后启动电路系统的标准信号计数器BZQ准备对标准频率进行计数。而允许计数的条件是此后出现的第一个脉宽。由图11可见，当CL=1，TCLK的高电平脉冲到来时，即启动了BZQ进行计数，而在TCLK的低电平到来时停止计数，状态信号EEND则由低电平变为高电平，告诉单片机计数结束。计数值可以通过SEL读出，这里是4BH.由此，不难算出，TCLK的高电平脉宽应该等于4BH乘以BCLK的周期。改变CL