SOC原理及应用教学大纲

SOC原理及应用教学大纲SOCPrincipleandApplication适用专业：计算机科学与技术 课程编号：0809513041前修课程：数字逻辑 学分：3总学时：48一、课程的性质、目的与要求课程性质：专业限选课教学目的：通过本课程学习，了解现代SOC技术的特点和发展趋势，熟练掌握VerilogHDL的主要语法和编程技巧，并能用硬件描述语言实现简单的数字系统设计，掌握基于ZYNQ的SOC系统设计方法，掌握软件编程方法与程序设计方法，实现嵌入式系统的开发，培养学生创新意识和综合实践能力。教学要求：掌握VerilogHDL的基本编程技术以及相关数字系统设计技术；掌握以Xilinx的Vivado软件平台和基于ZYNQ的SOC开发平台，掌握软件编程方法与程序设计方法，实现嵌入式系统的开发。二、教学内容 理论总学时：32学时第一章SOC的基本知识与基本概念 2学时基本要求：了解SOC技术发展的历史、SOC技术的应用情况和特点、SOC的设计流程、HDL的概念，可编程逻辑器件的基本原理及结构。重点：SOC的设计流程、HDL的概念难点：可编程逻辑器件的基本原理及结构第二章Verilog基础 12学时基本要求：了解Verilog的历史、Verilog的应用情况和特点、Verilog的设计流程、Verilog的模块的概念、模块的结构、应用于测试的模块。常量和变量，逻辑运算符，关系运算符，等式运算符，移位运算符，位拼接运算符，缩减运算符，各种运算的优先级。掌握赋值语句和块语句、Always语句、条件语句（if-else、case）及其注意事项、循环语句（forever、repeat、while、for）、Task和function语句、系统函数和任务（$monitor、$finish、$stop、$readmemb、$readmemh、$random）、编译预处理的概念和应用、宏定义`define、文件嵌入`include、时间尺度`timescale、条件编译命令`ifdef－`else－`endif、Testbench。组合、时序电路的描述和行为描述建模，有限状态机的设计重点：Verilog的设计流程、Verilog的模块的概念、模块的结构；Verilog数据类型和运算符的使用，Verilog常用语法的应用。组合、时序逻辑模块的建模难点：Testbench、有限状态机的设计，阻塞与非阻塞的区别。第三章 ZYNQSOC入门 10学时基本要求：了解ZYNQ的体系结构、Vivado开发与调试方法、Cortex-A9设备接口应用、用户IP核定制。重点：ZYNQ的体系结构、Vivado开发与调试方法、Cortex-A9设备接口。难点：用户IP核定制。第四章 嵌入式Linux 8学时基本要求：UBOOT原理及移植、Linux内核原理及移植、Linux驱动开发。重点：UBOOT原理及移植、Linux内核原理及移植。难点：Linux驱动开发。三、实践环节 实践总学时：16学时序号实验项目名称实验类型实验要求实验内容简介应达到的基本要求学时分配1Verilog基础设计必做组合逻辑电路的实现方法；时序逻辑电路的实现；FSM的电路结构和设计要点。VIVADO软件的使用。熟练掌握22ZYNQSOC接口设计必做学习重点包括ZYNQ硬件资源的使用，ZYNQ的库函数；自定义IP的创建、封装。熟练掌握83Linux系统移植设计必做UBOOT移植；LINUX内核移植。熟练掌握44驱动开发设计必做驱动程序设计；应用程序调用。熟练掌握2注：1、实验类型：演示、验证、操作、综合、设计、研究。2、实验要求：指必做、选做。3、8学时以上（不含8学时）实践环节需单独设置大纲。四、课时分配序号章节内容理论环节时数实践时数其他环节1一SOC的基本知识与基本概念22二Verilog的基本语法介绍1223三ZYNQSOC入门1084四嵌入式Linux设计86合计=SUM(ABOVE)3216总学分3总学时48五、建议教材与教学参考书序号书名编者出版社版本1Verilog数字系统设计教程夏宇闻北京航空航天出版社20082XilinZYNQ-7000APSOC开发实战指南符晓等清华大学出版社20163VerilogHDL数字设计与综合(第2版)SanirPalnitkar电子工业出版社2009六、教学形式与考核方式1、教学形式：本课程采用课堂讲授和分析等手段开展教学活动，以课堂讲授为主，采用多媒体教学课件。2、考核方式：本课程采用平时考察、期末课题验收与提交设计报告相结合的考核方法。平时考察主要考察课堂表