第三章组合逻辑电路课件

第三章组合逻辑电路§3.1组合逻辑电路的分析方法与设计方法§3.2中规模集成组合逻辑电路§3.3组合逻辑电路中的竞争-冒险第三章组合逻辑电路§3.1组合逻辑电路的分析

本章基本要求

1

.掌握组合逻辑电路的分析方法。

2．掌握组合逻辑电路的设计方法。

3．理解加法器、编码器、译码器、数据选择器和数据分配器、数值比较器的工作原理;掌握上述集成逻辑器件的逻辑功能；了解它们的使用方法和应用。本章基本要求3.1组合逻辑电路的分析与设计方法

电路特点

功能特点任意时刻的输出信号只与此时刻的输入信号有关，而与信号作用前电路的输出状态无关

不包含有记忆功能的单元电路，也没有反馈电路。组合逻辑电路的特点数字电路组合逻辑电路时序逻辑电路3.1组合逻辑电路的分析与设计方法电路特点功能特点3.1.1组合逻辑电路的分析方法已知组合逻辑电路写输出逻辑表达式化简分析其功能填真值表分析其功能一、分析方法(就是找出它的输入和输出之间的逻辑关系)步骤：1、用文字或符号标出各个门的输入和输出2、从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式3、利用公式法或卡诺图化简，列出真值表4、根据真值表得出电路的逻辑功能3.1.1组合逻辑电路的分析方法已知组合逻辑电路写输出逻二、举例解：1)、根据逻辑图写输出逻辑表达式并化简组合逻辑电路如图，试分析其逻辑功能。BABAY+=···=2）、根据逻辑表达式列真值表00011011ABY01103）、由真值表分析逻辑功能当AB相同时，输出为0当AB相异时，输出为1异或功能。&&&&YABABA·ABB·AB二、举例解：1)、根据逻辑图写输出逻辑表达式并化简组合例3-2某一组合逻辑电路如图，试分析其逻辑功能。

只有A、B、C全为“1”或全为“0”时，输出Y才为“1”，否则为“0”。故该电路称为“判一致电路”。=ABC+ABCABC·CABC·BABC·AABCY=ABC(A+B+C)=ABC+(A+B+C)例3-2某一组合逻辑电路如图，试分析其逻辑功能。3.1.2组合逻辑电路的设计

试设计一个三人多数表决电路，要求提案通过时输出为1，否则为0。一、设计方法（用基本门设计电路）

二、举例1、列真值表解：2、填卡诺图化简逻辑函数00010111

ABCY

000001010

011

100

101

110

11111100001BC0001111001AY用与非门设计逻辑电路根据功能要求填卡诺图化简逻辑函数列真值表写最简与或式用多种基本门设计逻辑电路变为与非与非式3.1.2组合逻辑电路的设计试设计一个三人多数表决电路3、输出函数式4、用与门、或门设计电路5、用与非门设计电路思考：若只用二输入与非门设计电路，如何画逻辑图？Y=AB+BC+AC提示：的形式画逻辑图。&&&&ABCY&&&≥1ABCYY=（ABBC）AC··将函数式化为3、输出函数式4、用与门、或门设计电路5、用与非门设计电

例3-2某工厂有A、B、C三个车间，各需电力1000KW，由两台发电机X=1000KW和Y=2000KW供电。但三个车间经常不同时工作，为节省能源，需设计一个自动控制电路，去自动启停发电机。试设计此控制电路。

解：（1）设定输入、输出变量（3）列真值表，填卡诺图化简。

设车间工作、电机启动信号取值为1

态，否则取值为0

态。（2）定义逻辑状态的含义

设控制电路的输入信号是三个车间的工作的信号A、B、C。输出是两台电机的启动信号X和Y。

多输出组合逻辑电路的设计例3-2某工厂有A、B、C三个车间，真值表：ABCXY0000000110010100110110010101011100111111BCA0001111001X的卡诺图BCA0001111001Y的卡诺图010100111111真值表：ABCXY0000000110010（4）画电路图

（4）画电路图3.2中规模集成组合逻辑电路3.2.1

编码器3.2.2译码器3.2.3数据分配器3.2.4数据选择器3.2.5加法器3.2.6数值比较器3.2中规模集成组合逻辑电路3.2.1编码器33.2.5加法器加法器是构成计算机中算术运算电路的基本单元。一、1位加法器1、1位半加器真值表输出逻辑表达式逻辑图S=AB+AB=A⊕BCO=AB0001101100101001ABSCO

∑

ABSCO逻辑符号=1AB&SCO只能将两个1位二进制数相加，不考虑低位的进位信号的加法器称为1位半加器。输入输出3.2.5加法器加法器是构成计算机中算术运算电路的基本单2、1位全加器能将低位的进位信号纳入计算的加法器称为全加器0001011101101001010101010011001100001111CiSiCi–1BiAi全加器真值表设用Ai、Bi表示第i位的两个加数，C

i-1表示来自低位的进位，C

i表示向高位的进位，Si表示本位和，可列出真值表。

2、1位全加器能将低位的进位信号纳入计算的加法器称为全加器0逻辑图：AiBiAiBi(AiBi)Ci–1(AiBi)Ci–1逻辑符号逻辑图：AiBiAiBi(AiBi)Ci–1(AiBi二、多位加法器两个多位数相加时每一位都可能出现进位信号，因此，必须使用全加器。1、串行进位加法器4位串行进位加法器：10011101111例如做14+7的运算：=（10101）2=16+4+1=（21）1001110(1110)2+(0111)20CO∑

CIABSCO∑

CIABSCO∑

CIABSCO∑

CIABS这种结构的电路叫做串行进位加法器。最大的缺点是运算速度慢。

二、多位加法器两个多位数相加时每一位都可能出现进位信号，因此2、超前进位加法器——超前进位就是每一位全加器的进位信号直接由并行输入的被加数、加数以及外部输入进位信号CI同时决定，不再需要逐级等待低位送来的进位信号。A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加数加数低位进位和向高位进位右图所示为74LS283的四位二进制超前进位加法器的逻辑符号。

与串行进位加法器相比，超前进位加法器运算时间的缩短是以增加电路复杂程度为代价而换取的。2、超前进位加法器——超前进位就是每一位全加器的进位信A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加数加数低位进位和向高位进位A0012030312B33CIΣΣPQB2B1B0加法器除了完成加法运算，还可实现码制转换。4．全加器应用举例

例如可以很方便地将8421码转换为余3码。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E0加3输入8421码E1E2将余3码→8421码

？加法器除了完成加法运算，还可实现码制转换。4．全加器应用举例3-8试用四位加法器完成余3码到8421码的转换。解：要实现余3码到8421码的转换，只要将余3码减去3（0011）即可。为了用加法器实现减法运算，减数应变成补数（即0011→1101）。补码=反码+1

F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E03的补码输入余3码E1E2减法可利用加法器，采用被减数＋减数的补码来完成。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B0E3E0减数被减数E1E211111例3-8试用四位加法器完成余3码到8421码的转换。被加数

和数（BCD

码）（BCD

码）B8

加数0低位进位CiCIⅠ＆＆1Ⅱ＆F=S3S2+S3S1+CO1F向高位进位S0S1S2S3PΣ

QΣΣPQ（BCD

码）Σ03103212010321032B4B2B1103210320COCICOCi+1例：用2片四位全加器还可以构成二－十进制加法电路。下图是一位8421码加法电路。

相加修正判别修正被加数和数（BCD码）（BCD码）B8加数0低位

因为8421BCD码求和是“逢十进一”，而74283进行的是4位二进制数求和，每1位运算时是“逢二进一”,4位将是“逢十六进一”,二者进位关系不同,在进位时差6,这样电路就存在一个调整问题，否则将产生错误结果。即：当和≥10时，8421BCD应产生进位，而十六进制还不可能产生进位，因此应对结果进行加6修正。1110+0110

10100为非法码1000+0110

1110例：正确显示为：0001

0000。正确显示为：0001

0100。4位二进制数：0000～1111；

1位8421BCD：0000～1001，1010～1111为非法码。加修正项因为8421BCD码求和是“逢十进一”，而742

BCD码加法运算的修正规则:1）若两个BCD码相加之和等于或小于(1001)2，即十进制的9，则不需要修正。

A+B=CO1S3S2S1S0≤(1001)2=(9)10,不需要修正。(1)10+(8)10=(9)10BCD码加法运算的修正规则:(1)10+(8)10=2）若相加之和在10~15之间，本位需要进行加6

修正，而进位是在进行加6修正时产生的。

10≤A+B=CO1S3S2S1S0≤15，需要修正+6。2）若相加之和在10~15之间，本位需要进行加63）若相加之和在16~18之间，向高位的进位会在相加过程中产生，对本位也需要进行加6修正。因此，修正电路应含一个判9（1001）电路，当和数大于9时对结果加6（0110），小于等于9时加0000。3）若相加之和在16~18之间，向高位的进位会在相加26CO1S3S2S1S0FF=S3S2+S3S1+CO1

=S3S2·S3S1·CO1

修正信号F：1）2）10≤A+B≤153）15＜

A+B=16～1826CO1S3S2S1S0FF=S3（1）芯片对两个8421码相加产生二进制和数S3～S0,进位数C01。（2）“修正判别”网络对二进制和数S3～S0进行判断，只要二进制和大于1001（十进数9），便产生加六修正信号F=1。（3）经过芯片Ⅱ进行加6修正，产生二-十进制数码B8B4B2B1。

（1）芯片对两个8421码相加产生二进制和数S3～S0,进被加数

和数（BCD

码）（BCD

码）B8

加数0低位进位CiCIⅠ＆＆1Ⅱ＆F向高位进位S0S1S2S3PΣ

QΣΣPQ（BCD

码）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加数（6）+被加数（2）=和数（8），无进位

0110+0010=1000→S3=1,S2=S1=S0=0

片I的CO1=0修正网络F=S3S2+S3S1+CO1=0则：S3S2S1S0→1000（片Ⅱ加数）

F=0，片Ⅱ被加数→0000相加→[1000]BCD=[8]1001100010100001000000被加数和数（BCD码）（BCD码）B8加数0低位29被加数

和数（BCD

码）（BCD

码）B8

加数0低位进位CiCIⅠ＆＆1Ⅱ＆F向高位进位S0S1S2S3PΣ

QΣΣPQ（BCD

码）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加数(9)+被加数(8)=和数（7），进位数（1），即17①

不进行加6修正，1001+1000=1,0001（进位1，和为1；→11）②进行加6修正，1001+1000=1,0001→S3=S2=S1=0，S0=1

片I的CO1=1修正网络F=S3S2+S3S1+CO1=0+0+1=110011000000110111111则：S3S2S1S0→0001（片Ⅱ加数）

F=1，片Ⅱ被加数0110相加→[0111]BCD=7，高位有一进位F=1，输出为1729被加数和数（BCD码）（BCD码）B8加数03.2.1编码器将数字或文字、符号用二进制数来表示的过程，称为编码。相应的二进制数称为二进制代码。n位二进制代码有

2n种不同组合，可以表示

2n个信号。实现编码的电路称为“编码器”。

一般编码器有M个输入端、N个输出端，在任意时刻只有一个输入端为1，其余均为0（或者反过来，只有一个输入端为0，其余均为1）。而N个输出则构成与该输入相对应的编码。即在任何时刻，只对一个输入信号进行编码。被编信号二进制代码编码器3.2.1编码器将数字或文字、符号用二进制数来表示编码器二进制编码器二-十进制编码器

优先编码器

普通编码器编码器二进制编码器二-十进制编码器优先编码器普通编码一、二进制编码器1、真值表3、输出函数式I3I2I1I0Y1Y0Y1=I3+I2=I3I2Y0=I3+I1=I3I1Y1I3I2I1I000011110000111101100XXXXXXXXXXXXY0I3I2I1I000011110000111101010XXXXXXXXXXXX0111101111011110111001002、卡诺图以两位二进制编码器为例：一、二进制编码器1、真值表3、输出函数式5、逻辑符号由逻辑符号知电路的特点：0编码有效，输出两位二进制原码。4、逻辑图I3I2I1I0Y1Y04线——2线I3I2I1I0Y1Y04线——2线&Y1&Y0I3I2I1I02）若电路符号如右表示电路特点为：6、说明1）电路中的I0端可以去掉，所以，端叫做“隐含端”I0因为当I3I2I1=111时，必然输出0的两位代码00，0编码有效，输出两位二进制反码。5、逻辑符号由逻辑符号知电路的特点：

例如有8个输入端，分别代表8个不同的信号，即M=8=23

，n=3，则输出是对应的三位二进制代码。这种编码器通常称为8线－3

线编码器。（常见的还有16线－4线等。）

三位二进制编码器

A2编码器I0I1I2I3I4I5I6I7A1A0

有3个输出端，可输出8组不同的二进制代码来对应8个输入信号。但这8个输入信号是相互排斥的，即在任何时刻，只能对一个输入信号进行编码。例如有8个输入端，分别代表8个不同的信号，即M二、优先编码器

优先编码器的功能是允许在几个输入端同时有信号出现，编码器对所有的输入信号按优先顺序排队，只对其中优先级别最高的一个信号进行编码。常用的8线－3线编码器有74LS148，74LS348。1、二进制优先编码器二、优先编码器优先编码器的功能是允许在几个输I0~I7（0~7）为8个输入的信号；C、B、A为输出的3位二进制编码；（它们都是低电平“0”信号有效，在符号中常用“小圈”或“小三角”表示。）EI是使能（选通）输入端；E0是使能输出端；GS是输出有效标志。E0和GS是用于功能扩展的输出端。I0~I7（0~7）为8个输入的信号；C、B、A为输出的3位输入EII0I1I2I3I4I5I61××01111111000001001100111001111001111100111111×××××输I7CB11111000100101101110110111111出AGSEO111101010110010110010110010110×××××××××××××××××××××××××××××优先编码器74148的功能表

模块工作并有输入输出有效模块工作但无输入输出无效E0是作为扩展电路用的。（1）输入I0～I7和输出CBA,都是低电平“0”信号有效。信号均以反码的形式输出。输入数据线I7的优先权最高，而数据线I0的优先权最低。

（2）输出有效标志GSGS=1时，表示编码器输出无效。GS=0时，编码器输出有效。如表中的第1行、第2行和最后一行，输出状态CBA都是111，但由GS指明最后一行表示输入线I0有效，而第1行和第2行表示输出无效。（3）使能输入EI和使能输出E0。当EI=1时，不管输入I0～I7为何值，三个输出CBA均为1，无效。即禁止模块工作。当EI=0时，允许模块工作。此时CBA为111是表示模块工作但无输入。输入EII0I1I2I3I4I5I61××0111111103.两片74148的扩展应用电路

当输入超过8线而小于等于16线时，可用2片74148实现编码要求。EI和E0的连线如图所示。

当多片148级联时，可以完成多个信号的优先编码。3.两片74148的扩展应用电路当输入片Ⅰ为高位片,片Ⅱ为低位片。高位片优先权比低位片优先权高。F作为整个电路的输出有效标志位,高电平有效。

片Ⅰ为高位片,片Ⅱ为低位片。高位片优先权比低位片优先权高。

工作无输入片Ⅰ为高位片,片Ⅱ为低位片。高位片优先权比低位片优先权高。F作为整个电路的输出有效标志位,高电平有效。

1………10010010011101高位低位①当高位片的输入数据线均无输入（均为1）时，E0=0→低位片EI=0，低位片工作。例：低位输入数据线3为低电平0，其余为1时，输出为A3A2A1A0=0011，为原码输出。0110工作片Ⅰ为高位片,片Ⅱ为低位片。高位片优先权比低位片优②当高位片的输入数据线有一个为低电平0时，E0=1→低位片EI=1，低位片不工作。例：高位输入数据线9为低电平0，其余输入为1时；低位片输入可为任意值，输出为A3A2A1A0=1001（原码）。0111101001011

禁止工作1110②当高位片的输入数据线有一个为低电平0时，E74LS148编码器的应用是非常广泛的。例如，常用的计算机键盘，其内部就是一个字符编码器。它将键盘上的大、小写英文字母和数字及符号还包括一些功能键（回车、空格）等编成一系列的七位二进制数码，送到计算机的中央处理单元CPU，然后再进行处理、存储、输出到显示器或打印机上。还可以用74LS148编码器监控炉罐的温度，若其中任何一个炉温超过标准温度或低于标准温度，则检测传感器输出一个0电平到74LS148编码器的输入端，编码器编码后输出三位二进制代码到微处理器进行控制。

全班有30名同学，需几位二进制代码才能表示？思考74LS148编码器的应用是非常广泛的。例2、二-十进制优先编码器常用的10线－4线(8421→BCD码)优先编码器有74LS147。74LS147引脚功能图I1~I9（1~9）为9个输入的信号（“0”有效）DCBA为输出的4位BCD码编码；（反码输出）2、二-十进制优先编码器常用的10线－4线(8421→BCD74LS147优先编码器有9个输入端和4个输出端。某个输入端为0，代表输入某一个十进制数。当9个输入端全为1时，代表输入的是十进制数0。4个输出端反映输入十进制数的BCD码编码输出。

74LS147优先编码器的输入端和输出端都是低电平有效，即当某一个输入端低电平0时，4个输出端就以低电平0的输出其对应的8421BCD编码。当9个输入全为1时，4个输入出也全为1，代表输入十进制数0的8421BCD编码输出。74LS147优先编码器有9个输入端和4个输出端。某个输入端3.2.3数据选择器地址码二、输出表达式三、逻辑电路图D200011011D0D1D3A1A0Y数据选择器的功能是从一组数据中选则某个数据输出一、真值表≥1Y&A11A01D3D2D1D0（以四选一数据选择器为例）四、逻辑符号（附加控制端）A1A0四选一D3D2D1D0SYY=A1A0D0

+A1A0D1+A1A0D2

+A1A0D33.2.3数据选择器地址码二、输出表达式三、逻辑电路图D八选一数据选择器有三位地址码A2A1A0

可在八位数据D7

~D0选择某一位。（图略）五、数据选择器功能的扩展例：

试用一片双四选一数据选择器74LS153组成一个八选一数据选择器。解：连接线路如图1A2≥1Y常用集成四选一数据选择器有74LS153，内含双四选一电路。当A2=0时，(1)部分电路工作，可在D0~D3种选择某个数据；（1）（2）A1A0D7D6D5D4D3D2D1D074LS153D22D20D12D10D23D21S2D13D11S1Y2Y1A1A0可在D4~D7中选择某个数据。当A2=1时，(2)部分电路工作，八选一数据选择器有三位地址码A2A1A0可在八位数据3-3-5数值比较器一、1位数值比较器1、真值表2、输出逻辑表达式二、多位数值比较器常用多位数值比较器有74LS85，它能进行两个4位二进制数的比较。电路结构不同，扩展端的用法就可能不同，使用时应加以注意。YA<B=ABYA>B=AB3、逻辑图YA=B=AB+AB不进行片接时，其扩展端应满足：100100100100=YA<B

+YA>B=AB+ABY(A=B)≥1ABY(A<B)Y(A=B)Y(A>B)00011011&11&Y(A>B)Y(A<B)74LS85Y(A<B)Y(A=B)Y(A>B)I(A<B)I(A=B)I(A>B)B3B2B1B0A3A2A1A0I(A<B)I(A=B)I(A>B)=011AB3-3-5数值比较器一、1位数值比较器1、真值表2、输出逻3-3-6常用组合逻辑电路的应用一、译码器的应用1、用译码器作数据分配器例如用2线—4线译码器作数据分配器：A1A0端：地址码输入端S端：数据D的输入端Y3~Y0：数据输出端把数据D=1010依次加在S端，10111110111011111100011011A1A0地址码

输出Y2=DY0=DY1010例如：令地址码A1A0=10

结果只有Y2=1010功能表DY3Y2Y1Y0A0A1SY1=DY3=D3-3-6常用组合逻辑电路的应用一、译码器的应用1、用译码2、用译码器产生任意逻辑函数n线—2n线的译码器，可产生不多于n个变量的任意逻辑函数。1）方法步骤2）注意

控制端的条件要满足。函数变量的权位应与所用译码器输入代码的权位相对应；

所用译码器输出1有效时，输出端应附加或门；把原函数化为最小项之和形式；根据函数的变量数n，确定用n线——2n线译码器；所用译码器输出0有效时，输出端应附加与非门。2、用译码器产生任意逻辑函数n线—2n线的译码器，可产生不多假设用图示输出1有效的3线—8线译码器产生此函数，则应将Z式变为如下形式：如果用输·出0有效的3线—8线译码器74LS138产生此函数，例1：用译码器产生Z=ABC+AB解：≥1ZABC1译码器输出端附加或门即可。则应将Z式变为如下形式：译码器输出端附加与非门即可。Z=ABC+ABC+ABC=m0+m6+m7

Y0+Y6+Y7Z=m0+m6+m7Z=m0+m6+m7=m0·m6·m7Y0·Y6·Y7Y7Y6Y5Y4Y3Y2Y1Y0SA2A1A074LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0ZABC1&假设用图示输出1有效的3线—8线译码器产生此函数，例2：用一片74LS138实现 1位全加器的逻辑功能连接线路如图。例3：用1片74LS139实现

1位全加器的逻辑功能。先将双2线—4线连接成3线—8线译码器，再产生题示逻辑功能。已知1位全加器的逻辑表达式为74LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0&&1ABCISCO74LS139Y13Y12Y11Y10Y23Y22Y21Y20A20A21S2A10A11S2&&1ABCISCO例2：用一片74LS138实现 1位全加器的逻二、数据选择器的应用具有n位地址码的数据选择器，可以产生不多于n+1个变量的任意逻辑函数。解：四选一数据选择器的输出表达式为：例：用四选一数据选择器产生三变量的

逻辑函数Z=ABC+ABC+ABY=A1A0D0+A1A0D1+A1A0D2

+A1A0D3

将Z式写成与Y式完全对应的形式：

对照Z

式与Y

式知，只要令：Z=根据替代关系连接线路A1A0D3D2D1D0SYABC+AB•0+ABC+AB•1ABC11ZA1=A，A0=B，D0=C，D1=0，D2=C，D3=1数据选择器的输出函数就是

Z

式所表示的逻辑函数二、数据选择器的应用具有n位地址码的数据选择器，可以产生不多3.3

组合逻辑电路的竞争冒险现象3.3.1

竞争—冒险现象及其成因前面分析组合逻辑电路的功能时，都假定输入信号处于稳定状态（静态）；若输入信号处于跳变状态（动态），且门电路的传输延迟时间

tpd不能忽略时，组合逻辑电路就有可能产生竞争冒险—现象。结果，在t1—t2时间内，电路输出端产生了Y=1的尖峰脉冲，Y=AAY0tpdt1

t2

t3

t4AYA它不符合静态下Y=AA恒为0的逻辑关系。例设静态时，动态，且

tpd

≠0时,Y=？tpdAAtpd&1Y3.3组合逻辑电路的竞争冒险现象3.3.1竞竞争：门电路两个输入信号同时向相反的逻辑电平跳变的现象。尖峰脉冲会使敏感的电路（如触发器）误动作，因此，设计组合电路时要采取措施加以避免。3.3.2

检查竞争—冒险现象的方法一、化简法（对于简单的逻辑函数）二、实验法用示波器观察电路输出端有无尖峰脉冲三、用计算机辅助分析的手段检查复杂的数字系统形式为Y=AA的将出现正向尖峰脉冲；形式为Y=A+A的将出现负向尖峰脉冲。只要逻辑函数在一定的条件下能化成Y=AA

或Y=A+A

的形式，则可判定其电路有竞争—冒险的可能。竞争—冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象。（略）竞争：门电路两个输入信号同时向相反的逻辑电平跳变的现象。尖峰3.3.3

消除竞争—冒险现象的方法常用的方法：选通脉冲使得静态时电路工作，动态时电路封锁。1、在电路的输出端接入滤波电容。2、在电路的输入端引入选通脉冲如

Y=AB+AC

在B=C=1的条件下，Y=A+A

，将有负向尖峰脉冲出现。3、修改逻辑设计若将原逻辑关系改为Y=AB+AC+BC则可在B=C=1时，使Y=A+A+1，确保没有负向尖峰脉冲出现，消除了原逻辑设计中的竞争—冒险。&1AYPt1

t2

t3

t4YP0AAtpdtpd3.3.3消除竞争—冒险现象的方法常用的方法：选通脉冲第三章组合逻辑电路§3.1组合逻辑电路的分析方法与设计方法§3.2中规模集成组合逻辑电路§3.3组合逻辑电路中的竞争-冒险第三章组合逻辑电路§3.1组合逻辑电路的分析

本章基本要求

1

.掌握组合逻辑电路的分析方法。

2．掌握组合逻辑电路的设计方法。

3．理解加法器、编码器、译码器、数据选择器和数据分配器、数值比较器的工作原理;掌握上述集成逻辑器件的逻辑功能；了解它们的使用方法和应用。本章基本要求3.1组合逻辑电路的分析与设计方法

电路特点

功能特点任意时刻的输出信号只与此时刻的输入信号有关，而与信号作用前电路的输出状态无关

不包含有记忆功能的单元电路，也没有反馈电路。组合逻辑电路的特点数字电路组合逻辑电路时序逻辑电路3.1组合逻辑电路的分析与设计方法电路特点功能特点3.1.1组合逻辑电路的分析方法已知组合逻辑电路写输出逻辑表达式化简分析其功能填真值表分析其功能一、分析方法(就是找出它的输入和输出之间的逻辑关系)步骤：1、用文字或符号标出各个门的输入和输出2、从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式3、利用公式法或卡诺图化简，列出真值表4、根据真值表得出电路的逻辑功能3.1.1组合逻辑电路的分析方法已知组合逻辑电路写输出逻二、举例解：1)、根据逻辑图写输出逻辑表达式并化简组合逻辑电路如图，试分析其逻辑功能。BABAY+=···=2）、根据逻辑表达式列真值表00011011ABY01103）、由真值表分析逻辑功能当AB相同时，输出为0当AB相异时，输出为1异或功能。&&&&YABABA·ABB·AB二、举例解：1)、根据逻辑图写输出逻辑表达式并化简组合例3-2某一组合逻辑电路如图，试分析其逻辑功能。

只有A、B、C全为“1”或全为“0”时，输出Y才为“1”，否则为“0”。故该电路称为“判一致电路”。=ABC+ABCABC·CABC·BABC·AABCY=ABC(A+B+C)=ABC+(A+B+C)例3-2某一组合逻辑电路如图，试分析其逻辑功能。3.1.2组合逻辑电路的设计

试设计一个三人多数表决电路，要求提案通过时输出为1，否则为0。一、设计方法（用基本门设计电路）

二、举例1、列真值表解：2、填卡诺图化简逻辑函数00010111

ABCY

000001010

011

100

101

110

11111100001BC0001111001AY用与非门设计逻辑电路根据功能要求填卡诺图化简逻辑函数列真值表写最简与或式用多种基本门设计逻辑电路变为与非与非式3.1.2组合逻辑电路的设计试设计一个三人多数表决电路3、输出函数式4、用与门、或门设计电路5、用与非门设计电路思考：若只用二输入与非门设计电路，如何画逻辑图？Y=AB+BC+AC提示：的形式画逻辑图。&&&&ABCY&&&≥1ABCYY=（ABBC）AC··将函数式化为3、输出函数式4、用与门、或门设计电路5、用与非门设计电

例3-2某工厂有A、B、C三个车间，各需电力1000KW，由两台发电机X=1000KW和Y=2000KW供电。但三个车间经常不同时工作，为节省能源，需设计一个自动控制电路，去自动启停发电机。试设计此控制电路。

解：（1）设定输入、输出变量（3）列真值表，填卡诺图化简。

设车间工作、电机启动信号取值为1

态，否则取值为0

态。（2）定义逻辑状态的含义

设控制电路的输入信号是三个车间的工作的信号A、B、C。输出是两台电机的启动信号X和Y。

多输出组合逻辑电路的设计例3-2某工厂有A、B、C三个车间，真值表：ABCXY0000000110010100110110010101011100111111BCA0001111001X的卡诺图BCA0001111001Y的卡诺图010100111111真值表：ABCXY0000000110010（4）画电路图

（4）画电路图3.2中规模集成组合逻辑电路3.2.1

编码器3.2.2译码器3.2.3数据分配器3.2.4数据选择器3.2.5加法器3.2.6数值比较器3.2中规模集成组合逻辑电路3.2.1编码器33.2.5加法器加法器是构成计算机中算术运算电路的基本单元。一、1位加法器1、1位半加器真值表输出逻辑表达式逻辑图S=AB+AB=A⊕BCO=AB0001101100101001ABSCO

∑

ABSCO逻辑符号=1AB&SCO只能将两个1位二进制数相加，不考虑低位的进位信号的加法器称为1位半加器。输入输出3.2.5加法器加法器是构成计算机中算术运算电路的基本单2、1位全加器能将低位的进位信号纳入计算的加法器称为全加器0001011101101001010101010011001100001111CiSiCi–1BiAi全加器真值表设用Ai、Bi表示第i位的两个加数，C

i-1表示来自低位的进位，C

i表示向高位的进位，Si表示本位和，可列出真值表。

2、1位全加器能将低位的进位信号纳入计算的加法器称为全加器0逻辑图：AiBiAiBi(AiBi)Ci–1(AiBi)Ci–1逻辑符号逻辑图：AiBiAiBi(AiBi)Ci–1(AiBi二、多位加法器两个多位数相加时每一位都可能出现进位信号，因此，必须使用全加器。1、串行进位加法器4位串行进位加法器：10011101111例如做14+7的运算：=（10101）2=16+4+1=（21）1001110(1110)2+(0111)20CO∑

CIABSCO∑

CIABSCO∑

CIABSCO∑

CIABS这种结构的电路叫做串行进位加法器。最大的缺点是运算速度慢。

二、多位加法器两个多位数相加时每一位都可能出现进位信号，因此2、超前进位加法器——超前进位就是每一位全加器的进位信号直接由并行输入的被加数、加数以及外部输入进位信号CI同时决定，不再需要逐级等待低位送来的进位信号。A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加数加数低位进位和向高位进位右图所示为74LS283的四位二进制超前进位加法器的逻辑符号。

与串行进位加法器相比，超前进位加法器运算时间的缩短是以增加电路复杂程度为代价而换取的。2、超前进位加法器——超前进位就是每一位全加器的进位信A0012030312B33CIΣ

ΣPQB2B1B0A1A2A3CO被加数加数低位进位和向高位进位A0012030312B33CIΣΣPQB2B1B0加法器除了完成加法运算，还可实现码制转换。4．全加器应用举例

例如可以很方便地将8421码转换为余3码。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E0加3输入8421码E1E2将余3码→8421码

？加法器除了完成加法运算，还可实现码制转换。4．全加器应用举例3-8试用四位加法器完成余3码到8421码的转换。解：要实现余3码到8421码的转换，只要将余3码减去3（0011）即可。为了用加法器实现减法运算，减数应变成补数（即0011→1101）。补码=反码+1

F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B01E3E03的补码输入余3码E1E2减法可利用加法器，采用被减数＋减数的补码来完成。F8F4F2F1Σ3Σ2Σ1

Σ0CO74LS283CIA3A2A1A0B3B2B1B0E3E0减数被减数E1E211111例3-8试用四位加法器完成余3码到8421码的转换。被加数

和数（BCD

码）（BCD

码）B8

加数0低位进位CiCIⅠ＆＆1Ⅱ＆F=S3S2+S3S1+CO1F向高位进位S0S1S2S3PΣ

QΣΣPQ（BCD

码）Σ03103212010321032B4B2B1103210320COCICOCi+1例：用2片四位全加器还可以构成二－十进制加法电路。下图是一位8421码加法电路。

相加修正判别修正被加数和数（BCD码）（BCD码）B8加数0低位

因为8421BCD码求和是“逢十进一”，而74283进行的是4位二进制数求和，每1位运算时是“逢二进一”,4位将是“逢十六进一”,二者进位关系不同,在进位时差6,这样电路就存在一个调整问题，否则将产生错误结果。即：当和≥10时，8421BCD应产生进位，而十六进制还不可能产生进位，因此应对结果进行加6修正。1110+0110

10100为非法码1000+0110

1110例：正确显示为：0001

0000。正确显示为：0001

0100。4位二进制数：0000～1111；

1位8421BCD：0000～1001，1010～1111为非法码。加修正项因为8421BCD码求和是“逢十进一”，而742

BCD码加法运算的修正规则:1）若两个BCD码相加之和等于或小于(1001)2，即十进制的9，则不需要修正。

A+B=CO1S3S2S1S0≤(1001)2=(9)10,不需要修正。(1)10+(8)10=(9)10BCD码加法运算的修正规则:(1)10+(8)10=2）若相加之和在10~15之间，本位需要进行加6

修正，而进位是在进行加6修正时产生的。

10≤A+B=CO1S3S2S1S0≤15，需要修正+6。2）若相加之和在10~15之间，本位需要进行加63）若相加之和在16~18之间，向高位的进位会在相加过程中产生，对本位也需要进行加6修正。因此，修正电路应含一个判9（1001）电路，当和数大于9时对结果加6（0110），小于等于9时加0000。3）若相加之和在16~18之间，向高位的进位会在相加81CO1S3S2S1S0FF=S3S2+S3S1+CO1

=S3S2·S3S1·CO1

修正信号F：1）2）10≤A+B≤153）15＜

A+B=16～1826CO1S3S2S1S0FF=S3（1）芯片对两个8421码相加产生二进制和数S3～S0,进位数C01。（2）“修正判别”网络对二进制和数S3～S0进行判断，只要二进制和大于1001（十进数9），便产生加六修正信号F=1。（3）经过芯片Ⅱ进行加6修正，产生二-十进制数码B8B4B2B1。

（1）芯片对两个8421码相加产生二进制和数S3～S0,进被加数

和数（BCD

码）（BCD

码）B8

加数0低位进位CiCIⅠ＆＆1Ⅱ＆F向高位进位S0S1S2S3PΣ

QΣΣPQ（BCD

码）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加数（6）+被加数（2）=和数（8），无进位

0110+0010=1000→S3=1,S2=S1=S0=0

片I的CO1=0修正网络F=S3S2+S3S1+CO1=0则：S3S2S1S0→1000（片Ⅱ加数）

F=0，片Ⅱ被加数→0000相加→[1000]BCD=[8]1001100010100001000000被加数和数（BCD码）（BCD码）B8加数0低位84被加数

和数（BCD

码）（BCD

码）B8

加数0低位进位CiCIⅠ＆＆1Ⅱ＆F向高位进位S0S1S2S3PΣ

QΣΣPQ（BCD

码）Σ03103212010321032B4B2B1103210320COCICOF=S3S2+S3S1+CO1=S3S2·S3S1·CO1Ci+1例如：加数(9)+被加数(8)=和数（7），进位数（1），即17①

不进行加6修正，1001+1000=1,0001（进位1，和为1；→11）②进行加6修正，1001+1000=1,0001→S3=S2=S1=0，S0=1

片I的CO1=1修正网络F=S3S2+S3S1+CO1=0+0+1=110011000000110111111则：S3S2S1S0→0001（片Ⅱ加数）

F=1，片Ⅱ被加数0110相加→[0111]BCD=7，高位有一进位F=1，输出为1729被加数和数（BCD码）（BCD码）B8加数03.2.1编码器将数字或文字、符号用二进制数来表示的过程，称为编码。相应的二进制数称为二进制代码。n位二进制代码有

2n种不同组合，可以表示

2n个信号。实现编码的电路称为“编码器”。

一般编码器有M个输入端、N个输出端，在任意时刻只有一个输入端为1，其余均为0（或者反过来，只有一个输入端为0，其余均为1）。而N个输出则构成与该输入相对应的编码。即在任何时刻，只对一个输入信号进行编码。被编信号二进制代码编码器3.2.1编码器将数字或文字、符号用二进制数来表示编码器二进制编码器二-十进制编码器

优先编码器

普通编码器编码器二进制编码器二-十进制编码器优先编码器普通编码一、二进制编码器1、真值表3、输出函数式I3I2I1I0Y1Y0Y1=I3+I2=I3I2Y0=I3+I1=I3I1Y1I3I2I1I000011110000111101100XXXXXXXXXXXXY0I3I2I1I000011110000111101010XXXXXXXXXXXX0111101111011110111001002、卡诺图以两位二进制编码器为例：一、二进制编码器1、真值表3、输出函数式5、逻辑符号由逻辑符号知电路的特点：0编码有效，输出两位二进制原码。4、逻辑图I3I2I1I0Y1Y04线——2线I3I2I1I0Y1Y04线——2线&Y1&Y0I3I2I1I02）若电路符号如右表示电路特点为：6、说明1）电路中的I0端可以去掉，所以，端叫做“隐含端”I0因为当I3I2I1=111时，必然输出0的两位代码00，0编码有效，输出两位二进制反码。5、逻辑符号由逻辑符号知电路的特点：

例如有8个输入端，分别代表8个不同的信号，即M=8=23

，n=3，则输出是对应的三位二进制代码。这种编码器通常称为8线－3

线编码器。（常见的还有16线－4线等。）

三位二进制编码器

A2编码器I0I1I2I3I4I5I6I7A1A0

有3个输出端，可输出8组不同的二进制代码来对应8个输入信号。但这8个输入信号是相互排斥的，即在任何时刻，只能对一个输入信号进行编码。例如有8个输入端，分别代表8个不同的信号，即M二、优先编码器

优先编码器的功能是允许在几个输入端同时有信号出现，编码器对所有的输入信号按优先顺序排队，只对其中优先级别最高的一个信号进行编码。常用的8线－3线编码器有74LS148，74LS348。1、二进制优先编码器二、优先编码器优先编码器的功能是允许在几个输I0~I7（0~7）为8个输入的信号；C、B、A为输出的3位二进制编码；（它们都是低电平“0”信号有效，在符号中常用“小圈”或“小三角”表示。）EI是使能（选通）输入端；E0是使能输出端；GS是输出有效标志。E0和GS是用于功能扩展的输出端。I0~I7（0~7）为8个输入的信号；C、B、A为输出的3位输入EII0I1I2I3I4I5I61××01111111000001001100111001111001111100111111×××××输I7CB11111000100101101110110111111出AGSEO111101010110010110010110010110×××××××××××××××××××××××××××××优先编码器74148的功能表

模块工作并有输入输出有效模块工作但无输入输出无效E0是作为扩展电路用的。（1）输入I0～I7和输出CBA,都是低电平“0”信号有效。信号均以反码的形式输出。输入数据线I7的优先权最高，而数据线I0的优先权最低。

（2）输出有效标志GSGS=1时，表示编码器输出无效。GS=0时，编码器输出有效。如表中的第1行、第2行和最后一行，输出状态CBA都是111，但由GS指明最后一行表示输入线I0有效，而第1行和第2行表示输出无效。（3）使能输入EI和使能输出E0。当EI=1时，不管输入I0～I7为何值，三个输出CBA均为1，无效。即禁止模块工作。当EI=0时，允许模