数字电子技术：5 触发器

5.1概述触发器是能够存储一位二值信号的基本单元电路。在外触发下，两个稳态可相互转换。它是构成时序逻辑电路的基本单元电路。触发器有三个基本特性：（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转）；（3）有两个互补输出端。1.触发器及其基本特性2.触发方式电平触发、脉冲触发和边沿触发。5.1概述

按照电路结构形式的不同分为：基本SR触发器、主从触发器、维持阻塞触发器、CMOS边沿触发器等；

按照触发器逻辑功能的不同分为：SR触发器、JK触发器、T触发器、D触发器等；

按照存储数据的原理不同分为：静态触发器和动态触发器。3.触发器分类5.1概述JK触发器、D触发器、T触发器、SR触发器

1、学会用特性表（功能表）、特性方程式、和状态翻转图来描述上述触发器的逻辑功能2、理解电平触发、脉冲触发和边缘触发的不同动作特点,能够根据触发器类型画出输入输出波形图。3、了解触发器的内部电路结构

本章重点一、电路结构与工作原理5.2SR锁存器(Set-ResetLatch)5.2SR锁存器QRSQ

Qn

Qn

01100*0*00011011

Qn+1

Qn+1SR（2）

功能表（1）

逻辑图ResetSet次态初态亚稳态1.由或非门构成的基本RS锁存器（3）

逻辑符号触发器的不定状态有两种含义：一、Q=Q=0时，

触发器既不是0状态，也不是1状态；二、R、S同时从1回到0时，触发器的新状态不能预先确定。因此，在正常工作时输入信号应遵从RDSD=0的约束条件。5.2SR锁存器2.锁存器和触发器的关系

锁存器是触发器电路的基本构成部分。锁存器虽然也能够存储一位二值信号，但其置1或复位（置0）是由输入S或R直接完成的，不需要外部触发信号的触发。SRQQ3.时序图QRSQ5.2SR锁存器4.SR锁存器的特性方程*11RQS00011110011*5.2SR锁存器5.由与非门构成的SR锁存器（1）

逻辑图（2）

逻辑符号5.2SR锁存器

1*1*1001Qn

Qn

00011011Qn+1

Qn+1SR（3）

功能表（4）

特性方程5.2SR锁存器5.2SR锁存器

1*1*1001Qn

Qn

00011011Qn+1

Qn+1SR5.2SR锁存器6.SR锁存器的应用

利用基本RS触发器的记忆功能消除机械开关振动引起的干扰脉冲。机械开关（a）电路(b)

输出电压波形干扰脉冲5.2SR锁存器A有0就置1B有0就置0S’R’复习触发器、锁存器有什么区别？会画与非门实现的基本ＲＳ触发器的电路图。能列出基本ＲＳ触发器的功能表。什么叫现态？次态？基本RS触发器的触发方式（动作特点）：逻辑电平直接触发。（由输入信号直接控制）在实际工作中，要求触发器按统一的节拍进行状态更新。

措施：

同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。该触发器状态的改变与时钟脉冲同步。

CP(Clock

Pulse)：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。同步触发器的状态更新时刻：受CP输入控制。触发器更新为何种状态：由触发输入信号决定。5.3电平触发的触发器(同步触发器）5.3电平触发的触发器(同步触发器）1.同步SR触发器的电路结构与工作原理

触发方式：电平触发方式，只有CP=1时（高电平有效），触发器的状态才由输入信号R和S来决定。（1）逻辑图（2）逻辑符号5.3电平触发的触发器(同步触发器）1.同步SR触发器的电路结构与工作原理（3）功能表R为高电平有效触发S为高电平有效触发R、S不允许同时有效CLKSRQQ*0011111111XXXX0000101001011111010101010101011100不定X不定X5.3电平触发的触发器(同步触发器）（4）时序图（5）同步触发器的空翻同步触发器在一个CP脉冲作用后，出现两次或两次以上翻转的现象称为空翻。5.3电平触发的触发器(同步触发器）（6）带异步置位、复位端的电平触发SR触发器5.3电平触发的触发器电平触发方式的动作特点：

1、只有当CLK信号变为有效电平时，触发器才接受输入信号，并按照输入信号将触发器的输出设置成相应的状态。

2、在CLK=1的全部时间内，S和R的状态的任何变化都会改变输出状态，在CLK=0以后，触发器保存的是CLK由1变为0以前瞬间的状态。例5.3.1已知电平触发RS触发器的输入信号波形如图所示，试画出Q及Q’的波形。设触发器初始状态为0.2.电平触发D触发器（D锁存器）5.3电平触发的触发器0110Qn

Qn10110xQn+1

Qn+1CPD（4）特性方程（3）功能表（1）逻辑图（2）逻辑符号例5.3.2图示D触发器，画出其输入输出波形图。设触发器初始状态为0。5.3电平触发的触发器电平触发方式的特点及存在的问题：

1、只有当CLK信号变为有效电平时，触发器才接受输入信号，并按照输入信号将触发器的输出设置成相应的状态。

2、在CLK=1的全部时间内，S和R的状态的任何变化都会改变输出状态，在CLK=0以后，触发器保存的是CLK由1变为0以前瞬间的状态。

3、空翻现象1.主从SR触发器5.4脉冲触发的触发器（1）逻辑图5.4脉冲触发的触发器（2）功能表主触发器的状态在CP=1期间均可以发生变化，从触发器的状态只在CP从10时发生变化，解决了电平触发方式的空翻问题。CLKRSQQ*功能00000101保持01010111置110100100置0111101XX不定5.4脉冲触发的触发器（3）逻辑符号（4）波形图（见下页）5.4脉冲触发的触发器

为了使用方便，希望即使出现S=R=1的情况，触发器的次态也是确定的，因此引入了JK触发器的概念：5.4脉冲触发的触发器主从JK触发器5.4脉冲触发的触发器2.主从JK触发器（1）逻辑图5.4脉冲触发的触发器（2）功能表主触发器在CP=1期间均可以接收输入信号，从触发器的状态只在CP从10时发生变化。（3）逻辑符号解决了R=S=1时次态不确定的情况（4）逻辑表达式CLKJKQQ*功能00000101保持10100111置101010100置011110110Qn+1=Qn’5.4脉冲触发的触发器5.4脉冲触发的触发器脉冲触发方式的动作特点：

(1)触发器的翻转分两步动作。第一步，在CLK=1期间主触发器接收输入端(S、R或J、K)的信号，被置成相应的状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q’端状态的改变发生在CLK的下降沿。(若CLK以低电平为有效信号，则Q和Q’状态的变化发生在CLK的上升沿。)(2)因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。

5.4脉冲触发的触发器脉冲触发方式的动作特点：由于存在这样两个动作特点，在使用主从结构触发器时经常会遇到这样一种情况，就是在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来确定。而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。5.4脉冲触发的触发器例在图示的主从JK触发器中，已知CLK、J、K的电压波形如图所示，试画出与之对应的输出端电压波形。设触发器的初始状态为Q=0。Qm触发器发展史回顾QRSQ5.4脉冲触发的触发器复习思考题1、脉冲触发方式有哪些动作特点?它和电平触发方式有何不同?2、主从JK触发器和主从SR触发器在逻辑功能上有什么区别?用JK触发器代替SR触发器在逻辑功能上能否满足要求?3、为什么说主从SR触发器的主触发器在GLK=1期间可能多次改变状态．而主从JK触发器的主触发器在CLK=1期间只可能翻转一次?5.5边沿触发的触发器1.边沿触发D触发器—两个电平触发器组成的边沿触发器（1）逻辑图与时序图DQCQDQCQDCLKQMQQFF1FF2DQCLKQMCLK5.5边沿触发的触发器（2）逻辑符号DQCLKQ上升沿触发利用CMOS传输门的边沿触发器XXX0X01X15.5边沿触发的触发器（3）功能表和特性方程0110Qn

Qn

Qn

Qn

01x0x1

Qn+1

Qn+1DCLK（4）下降沿触发D触发器DQCQDQCQDCLKQMQQFF1FF2下降沿触发DQCLKQ5.5边沿触发的触发器DQCLKQPRCLR（5）带异步置位、复位端的边沿触发D触发器异步置位端异步复位端5.5边沿触发的触发器--维持阻塞边沿触发器（自阅）--利用门电路传输时间延时构成的触发器（自阅）5.5边沿触发的触发器2.边沿触发JK触发器和D触发器的相互转换（1）由D触发器转换为JK触发器用特性方程进行变换JQCLKK

Q边沿触发JK触发器逻辑符号DQCQJCLKQQK本章考点之一5.5边沿触发的触发器2.边沿触发JK触发器和D触发器的相互转换（2）由JK触发器转换为D触发器用特性方程进行变换JQCLKK

QDCLK5.5边沿触发的触发器3.T触发器在某些应用场合下，需要这样一种逻辑功能的触发器，当控制信号T=1时,每来一个时钟信号它的状态就翻转一次；而当T=0时，时钟信号到达后它的状态保持不变。具备这种逻辑功能的触发器称为T触发器。它的特性表如下5.5边沿触发的触发器3.T触发器T触发器的特性方程逻辑图JQCLKK

QTCP5.5边沿触发的触发器4.T’触发器（2）逻辑图（1）特性方程DQCQCPQQJQCLKK

Q1CP（3）JK触发器的计数形式令JK触发器的J=K=1，就可以构成

触发器。

图4-23JK触发器的计数形式（a）电路（b）工作波形5.5边沿触发的触发器二、边沿触发方式的动作特点通过对边沿触发器工作过程的分析可以看出，它们具有共同的动作特点，这就是触发器的次态仅取决于时钟信号的上升沿(也称为正边沿)或下降沿(也称为负边沿)到达时输入的逻辑状态，而在这以前或以后．输入信号的变化对触发器输出的状态没有影响。

这一特点有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类 时钟控制的触发器中,由于输入方式不同（单端，双端输入）、次态（Qn+1）随输入变化的规则不同,其逻辑功能也不一样。按逻辑功能的分类 通常将时钟控制的触发器分为：SR触发器、JK触发器、T触发器、、T’触发器、D触发器等。一、SR触发器1.定义，凡在时钟信号作用下，具有如下功能的触发器称为SR触发器1*0111*111011000101101100111000000*QQRS二、JK触发器1.定义00000011100110110100011011011110三、T触发器1.定义：凡在时钟信号作用下，具有如下功能的触发器000011101110四、D触发器1.定义：凡在时钟信号作用下，具有如下功能的触发器000010101111。。。。目前市场上出售的集成触发器产品通常为JK触发器和D触发器两种类型。

常用集成触发器集成JK触发器集成JK触发器74LS112(a)外引脚图(b)逻辑符号常用的有74LS112、CC4027等。

74LS112为负边沿触发的双JK触发器。SD、RD分别为异步置1端和异步置0端，均为低电平有效。2.逻辑功能74LS112的功能表3.时序图74LS112的时序图置0置1置1置0集成D触发器双D触发器74LS74(a)外引脚图(b)逻辑符号1.双D触发器74LS74外引脚图和逻辑符号2.逻辑功能表4-14双D触发器74LS74的功能表

触发方式为CP上升沿触发。低电平有效的异步置0端和异步置1端3.时序图

74LS74的时序图置0置D置11.触发器是具有记忆功能的的逻辑电路，每个触发器能存储一位二进制数据。2.按照逻辑电路结构的不同，可以把触发器分为基本RS触发器、同步RS触发器、主从触发器和边沿触发器。按照触发方式不同，可以把触发器分为电平触发、脉冲触发、主从触发、边沿触发。

按照逻辑功能不同，可以把触发器分为RS触发器、JK触发器、D触发器、T触发器和T′触发器。本章小结3.RS触发器具有约束条件。

T触发器和D触发器比较简单。

T′触发器是一种计数型触发器。

JK触发器是多功能触发器，它可以方便地构成D触发器、T触发器和T′触发器。4.描述触发器逻辑功能的方法有功能表、特性方程、状态转换图和时序图。

5.集成触发器产品通常为D触发器和JK触发器。在选用集成触发器时，不仅要知道它的逻辑功能，还必须知道它的触发方式，只有这样，才能正确的使用好触发器。⑴逻辑符号“∧”表示边沿触发方式,“┐”表示主从触发方式,

非号“－”：表示低电平有效,

加小圆圈“ο”：表示低电平有效触发或下降沿有效触发,

不加小圆圈“ο”：表示高电平有效触发或上升沿有效触发。总结：触发器的两要素1．逻辑功能描述方法：逻辑符号、特性表、状态转换图、特性方程

⑵特性表DQnQn+1000010101111(3)特性方程

(1)基本RS锁存器直接电平触发（低电平有效/高电平有效），无CP2.触发方式

(2)同步触发

CP的（高/低）电平期间触发，在整个电平期间接收信号RS/JK/D/T，在整个电平期间状态相应更新，所以存在空翻。

(3)边沿触发只在CP的↑或↓边沿触发，只在CP的↑或↓边沿接收信号RS/JK/D/T，只在CP的↑或↓边沿状态更新，克服了空翻。

(4)主从触发有主、从两个触发器，在CP的高/低电平期间交替工作、封锁，只在CP的高电平期间（或低电平期间）接收信号RS/JK/D/T，