寄存器和位移寄存器课件

1.基本寄存器（P.279.）寄存器——存储二进制数码的时序电路组件——集成数码寄存器74LSl75、74HC/HCT374内部电路：1.基本寄存器（P.279.）寄存器——存储二进1

原理：因为Qn﹢1＝D，所以无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送进寄存器中，取代原有的数据，即有：原理：因为Qn﹢1＝D，所以无论寄存器中原来的内容是什2

2、移位寄存器

移位寄存器——不但可以寄存数码，而且每输入1个脉冲，寄存器中的数码可向左或向右移动1位。

（1）右移寄存器（D触发器组成的4位右移寄存器）特点：左触发器输出端直接接到右邻触发器的输入端。2、移位寄存器3设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：寄存器设移位寄存器的初始状态为0000，串行输入数码DI=11014在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，即由低位向高位移动，所以又称为上移寄存器。右移寄存器的时序图：在4个移位脉冲作用下，输入的4位串行数码11015（2）左移寄存器特点：右触发器输出端反馈到左邻触发器的输入端。

（2）左移寄存器特点：6

（3）8位移位寄存器74LS164逻辑符号A、B——串行输入数据端——异步清零端CP——移位脉冲输入端QH～QA为输出端

3．双向移位寄存器将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器，参见P.285.简化图6.5.7。（3）8位移位寄存器74LS164逻辑符号A、B——串行7其中，DSR为右移串行输入端，DSL为左移串行输入端。当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。其中，DSR为右移串行输入端，DSL为左移串行输入端。当S=83、集成双向移位寄存器74194

74194为四位双向移位寄存器。DSL

和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。3、集成双向移位寄存器74194974194的功能表（5种功能）：表6.5.474194的功能表（5种功能）：表6.5.410用途:数字测量、数字运算、数字控制、分频、产生节拍脉冲和脉冲顺序等。

定义:在数字电路中，能够记忆输入脉冲个数

的电路称为计数器。组成:因为触发器有两个稳定状态，可用来表

示二进制的两个代码，即一个触发器就

可构成一个二进制计数单元。所以，计

数器就是一组触发器按一定规律组成的

数字电路。6.5.2计数器用途:数字测量、数字运算、数字控制、定义:在11计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······种类:计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数12

（观察4位二进制自然进位码，

悟——各位数的进位规律?）Q3Q2Q1Q0

00000001001000110100010101100111100010011010101111001101111011111.二进制计数器

▲（1）异步4位二进制加法计数器图6.5.8（观察4位二进制自然进位码，Q3Q213

4个JK触发器都接成T′触发器（）。

每当CP下降沿到来时，FF0的状态翻转1次；每当Q0由1变0，FF1的状态翻转1次；每当Q1由1变0，FF2的状态翻转1次；每当Q2由1变0，FF3的状态翻转1次。①工作原理：每当CP下降沿到来时，FF0的状态翻转1次；①工作14

c.由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。②用“观察法”画出该电路的时序图和状态图。③分析并确认逻辑功能:a.由Q3输出则为16进制计数器；b.并行输出则为4位二进制加法计数器;c.由时序图可以看出，Q0、Ql、Q2、Q3的周期15②典型异步4位集成二进制加法计数器74LS197②典型异步4位集成二进制加法计数器74LS19716▲（2）

同步（3位二进制加法/减法）计数器（设计步骤）选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。①状态图

或状态表输出方程：时钟方程：②选器件③写方程▲（2）同步（3位二进制加法/减法）计数器（设计步骤）选用17④时序图由时序图可见:因JK触发器是下降沿翻转，故FF0每输入一个脉冲翻转一次,故应有⑤确定电路结构FF1在Q0=1时，在下一个CP下降沿到来时翻转，故应有FF2在Q0=Q1=1时，在下一个CP下

降沿到来时翻转，故应有④时序图由时序图可见:因JK触发器是下降沿翻转，故⑤确定电路18⑥画电路图

同步3位二进制加法计数器同步3位二进制减法计数器⑥同步3位二进制加法计数器同步3位二进制减法计数器19总之，设计思路如下:①由于同步计数器中有同一时钟脉冲输入，因此，它们的翻转就由其输入脉冲的状态决定，即触发器应该翻转时，要满足计数状态的条件，不应翻转时，要满足状态不变的条件，由此可见，利用T′

触发器构成同步二进制计数器很方便。

注意：若为同步二进制减法计数器，则将加法电路图中各Q端改接到Q非端，其余不变。

②FF0每输入一个脉冲翻转一次,其余各位是其前面所有低位均为1时，再来脉冲才翻转。故FF0接成T′触发器、FF1、FF2…FFn。都接成T触发器。如前图所示。Q3Q2Q1Q0

0000000100100011010001010110011110001001101010111100110111101111总之，设计思路如下:注意：若为同步二进制减法计数20▲（3）同步4位集成二进制加法计数器74LS161/163CO进位、CTT和CTP为使能、LD非为清零。

注意:理解表6.5.674161功能表（P.292.）▲（3）同步4位集成二进制加法计数器74LS161/163C21（4）同步双4位集成二进制加法计数器CC4520（4）同步双4位集成二进制加法计数器CC452022（5）同步4位集成二进制可逆计数器74LS191（5）同步4位集成二进制可逆计数器74LS19123（6）同步4位集成二进制可逆计数器74LS193（6）同步4位集成二进制可逆计数器74LS19324当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器，如十进制、七进制、十二进制计数器等。非二进制计数器通常用集成计数器芯片构成，构成方法通常为反馈清零法和反馈置数法；也有采用分立元件———用单个触发器构成的，其构成方法多为反馈阻塞法。

2.非二进制计数器（P.295.）N进制计数器又称模N计数器。当N=2n时，就是前面讨论的n位二进制计数器；当25A．8421BCD码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。分析步骤如下:（1）写出驱动方程A．8421BCD码同步十进制加法计数器用前面介绍的同26（2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程：

求出各JK触发器的状态方程（2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态27设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态转换表如表6.5.8所示。（3）作状态转换表（也叫做状态表）表6.5.8设初态为Q3Q2Q1Q0=0000，代入状态方程进28（4）作状态或时序图（4）作状态或时序图29

（5）检查电路能否自启动由于电路中有4个触发器，它们的状态共有16组。而在8421BCD码计数器中只用了10组（有效状态）。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，就称该电路具有自启动能力。用同样的分析方法分别求出6组无效状态下的次态，得到完整的状态转换图，如下页所示。（5）检查电路能否自启动30可见，该计数器能够自启动。可见，该计数器能够自启动。31B．集成十进制计数器举例▲（1）8421BCD码同步加法计数器74160B．集成十进制计数器举例▲（1）8421BCD码同步加法计数32二进制计数器的时钟输入端为CP1，输出端为Q0；五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。CP1作时钟脉冲输入端，将Q0与CP2相连，Q0～Q3作输出端，则74290变成8421BCD码十进制计数器。（2）二—五—十进制异步加法计数器74290二进制计数器的时钟输入端为CP1，输出端为Q0；733

74290的功能：①异步清零（无需CP控制）②异步置数（置9）③计数本例74290的功能：本例34⑶集成十进制异步计数器74LS90（引脚图、逻辑符号）⑶集成十进制异步计数器74LS90（引脚图、逻辑符号）35⑶集成十进制异步计数器74LS90（功能表）⑶集成十进制异步计数器74LS90（功能表）36（1）计数器的同步级联。

例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。

3、集成计数器的应用（1）计数器的同步级联。3、集成计数器的应用37（2）计数器异步级联

例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。（2）计数器异步级联3874160十进制计数器的引脚排列图和功能表简介4．任意进制计数器的构成方法74160十进制计数器的引脚排列图和功能表简介4．任意进制计39说明:何谓同步清零？须在CP作用下才能清零。说明:何谓同步清零？须在CP作用下才能清零。40例1：用具有异步清零功能的十进制集成计数器74160和与非门组成6进制计数器。（说明设计思路，画出电路图）▲▲（1）异步清零法（反馈清零法:按n设计）异步清零法适用于具有异步清零端的集成计数器。例1：用具有异步清零功能的十进制集成计数器74160和与非门41▲▲（2）同步预置数法（反馈置数法）同步预置数法适用于具有同步预置端的集成计数器。例2：用具有同步预置功能的集成计数器74160和与非门组成的7进制计数器。▲▲（2）同步预置数法（反馈置数法）同步预置数法适42先将两芯片采用同步级联方式连接成100进制计数器，然后再用异步清零法组成48进制计数器。解：因为N＝48，而74160为模10计数器，所以要用两片74160构成此计数器。例3：

用74160组成48进制计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再用异43例4:

某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为1Hz的脉冲信号。如何分频呢?

5.组成分频器前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。例4:某石英晶体振荡器输出脉冲信号的频率为32768Hz44

解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2端输出即可。若从Q1端输出，频率是多少?解：因为32768=215，经15级二分频，就可获45

在前面介绍的11种集成计数器中，它们的清零及置数方式如下:同步清零:163同步置数：163160161异步清零:19219319716016119019190CC4520异步置数：192193197异步置9:90

74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。在前面介绍的11种集成计数器中，它们的清461.基本寄存器（P.279.）寄存器——存储二进制数码的时序电路组件——集成数码寄存器74LSl75、74HC/HCT374内部电路：1.基本寄存器（P.279.）寄存器——存储二进47

原理：因为Qn﹢1＝D，所以无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送进寄存器中，取代原有的数据，即有：原理：因为Qn﹢1＝D，所以无论寄存器中原来的内容是什48

2、移位寄存器

移位寄存器——不但可以寄存数码，而且每输入1个脉冲，寄存器中的数码可向左或向右移动1位。

（1）右移寄存器（D触发器组成的4位右移寄存器）特点：左触发器输出端直接接到右邻触发器的输入端。2、移位寄存器49设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：寄存器设移位寄存器的初始状态为0000，串行输入数码DI=110150在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，即由低位向高位移动，所以又称为上移寄存器。右移寄存器的时序图：在4个移位脉冲作用下，输入的4位串行数码110151（2）左移寄存器特点：右触发器输出端反馈到左邻触发器的输入端。

（2）左移寄存器特点：52

（3）8位移位寄存器74LS164逻辑符号A、B——串行输入数据端——异步清零端CP——移位脉冲输入端QH～QA为输出端

3．双向移位寄存器将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器，参见P.285.简化图6.5.7。（3）8位移位寄存器74LS164逻辑符号A、B——串行53其中，DSR为右移串行输入端，DSL为左移串行输入端。当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。其中，DSR为右移串行输入端，DSL为左移串行输入端。当S=543、集成双向移位寄存器74194

74194为四位双向移位寄存器。DSL

和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。3、集成双向移位寄存器741945574194的功能表（5种功能）：表6.5.474194的功能表（5种功能）：表6.5.456用途:数字测量、数字运算、数字控制、分频、产生节拍脉冲和脉冲顺序等。

定义:在数字电路中，能够记忆输入脉冲个数

的电路称为计数器。组成:因为触发器有两个稳定状态，可用来表

示二进制的两个代码，即一个触发器就

可构成一个二进制计数单元。所以，计

数器就是一组触发器按一定规律组成的

数字电路。6.5.2计数器用途:数字测量、数字运算、数字控制、定义:在57计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······种类:计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数58

（观察4位二进制自然进位码，

悟——各位数的进位规律?）Q3Q2Q1Q0

00000001001000110100010101100111100010011010101111001101111011111.二进制计数器

▲（1）异步4位二进制加法计数器图6.5.8（观察4位二进制自然进位码，Q3Q259

4个JK触发器都接成T′触发器（）。

每当CP下降沿到来时，FF0的状态翻转1次；每当Q0由1变0，FF1的状态翻转1次；每当Q1由1变0，FF2的状态翻转1次；每当Q2由1变0，FF3的状态翻转1次。①工作原理：每当CP下降沿到来时，FF0的状态翻转1次；①工作60

c.由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。②用“观察法”画出该电路的时序图和状态图。③分析并确认逻辑功能:a.由Q3输出则为16进制计数器；b.并行输出则为4位二进制加法计数器;c.由时序图可以看出，Q0、Ql、Q2、Q3的周期61②典型异步4位集成二进制加法计数器74LS197②典型异步4位集成二进制加法计数器74LS19762▲（2）

同步（3位二进制加法/减法）计数器（设计步骤）选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。①状态图

或状态表输出方程：时钟方程：②选器件③写方程▲（2）同步（3位二进制加法/减法）计数器（设计步骤）选用63④时序图由时序图可见:因JK触发器是下降沿翻转，故FF0每输入一个脉冲翻转一次,故应有⑤确定电路结构FF1在Q0=1时，在下一个CP下降沿到来时翻转，故应有FF2在Q0=Q1=1时，在下一个CP下

降沿到来时翻转，故应有④时序图由时序图可见:因JK触发器是下降沿翻转，故⑤确定电路64⑥画电路图

同步3位二进制加法计数器同步3位二进制减法计数器⑥同步3位二进制加法计数器同步3位二进制减法计数器65总之，设计思路如下:①由于同步计数器中有同一时钟脉冲输入，因此，它们的翻转就由其输入脉冲的状态决定，即触发器应该翻转时，要满足计数状态的条件，不应翻转时，要满足状态不变的条件，由此可见，利用T′

触发器构成同步二进制计数器很方便。

注意：若为同步二进制减法计数器，则将加法电路图中各Q端改接到Q非端，其余不变。

②FF0每输入一个脉冲翻转一次,其余各位是其前面所有低位均为1时，再来脉冲才翻转。故FF0接成T′触发器、FF1、FF2…FFn。都接成T触发器。如前图所示。Q3Q2Q1Q0

0000000100100011010001010110011110001001101010111100110111101111总之，设计思路如下:注意：若为同步二进制减法计数66▲（3）同步4位集成二进制加法计数器74LS161/163CO进位、CTT和CTP为使能、LD非为清零。

注意:理解表6.5.674161功能表（P.292.）▲（3）同步4位集成二进制加法计数器74LS161/163C67（4）同步双4位集成二进制加法计数器CC4520（4）同步双4位集成二进制加法计数器CC452068（5）同步4位集成二进制可逆计数器74LS191（5）同步4位集成二进制可逆计数器74LS19169（6）同步4位集成二进制可逆计数器74LS193（6）同步4位集成二进制可逆计数器74LS19370当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器，如十进制、七进制、十二进制计数器等。非二进制计数器通常用集成计数器芯片构成，构成方法通常为反馈清零法和反馈置数法；也有采用分立元件———用单个触发器构成的，其构成方法多为反馈阻塞法。

2.非二进制计数器（P.295.）N进制计数器又称模N计数器。当N=2n时，就是前面讨论的n位二进制计数器；当71A．8421BCD码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。分析步骤如下:（1）写出驱动方程A．8421BCD码同步十进制加法计数器用前面介绍的同72（2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程：

求出各JK触发器的状态方程（2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态73设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态转换表如表6.5.8所示。（3）作状态转换表（也叫做状态表）表6.5.8设初态为Q3Q2Q1Q0=0000，代入状态方程进74（4）作状态或时序图（4）作状态或时序图75

（5）检查电路能否自启动由于电路中有4个触发器，它们的状态共有16组。而在8421BCD码计数器中只用了10组（有效状态）。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，就称该电路具有自启动能力。用同样的分析方法分别求出6组无效状态下的次态，得到完整的状态转换图，如下页所示。（5）检查电路能否自启动76可见，该计数器能够自启动。可见，该计数器能够自启动。77B．集成十进制计数器举例▲（1）8421BCD码同步加法计数器74160B．集成十进制计数器举例▲（1）8421BCD码同步加法计数78二进制计数器的时钟输入端为CP1，输出端为Q0；五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。CP1作时钟脉冲输入端，将Q0与CP2相连，Q0～Q3作输出端，则74290变成8421BCD码十进制计数器。（2）二—五—十进制异步加法计数器74290二进制计数器的时钟输入端为CP1，输出端为Q0；779

74290的功能：①异步清零（无需CP控制）②异步置数（置9）③计数本例74290的功能：本例80⑶集成十进制异步计数器74LS90（引脚图、逻辑符号）⑶集成十进制异步计数器74LS90（引脚图、逻辑符号）81⑶集成十进制异步计数器74LS90（功能表）⑶集成十进制异步计数器74LS90（功能表）82（1）计数器的同步级联。

例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。

3、集成计数器的应用（1）计数器的同步级联。3、集成计数器的应用83（2）计数器异步级联

例：用两片741