可编程逻辑器件简介市公开课一等奖省赛课获奖课件

第1章可编程逻辑器件介绍（2)可编程逻辑器件简介第1页1.3基于乘积项CPLD结构MAX7000可分为五块结构：逻辑阵列块，宏单元（Marocell)，扩展乘积项，可编程连线阵列（PIA)和I/O控制块可编程逻辑器件简介第2页(1)逻辑阵列块(LAB)图3-27-MAX7128S结构可编程逻辑器件简介第3页(2)

宏单元详细结构MAX7000系列PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择存放器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA36个信号快速输入选择2可编程逻辑器件简介第4页(3)扩展乘积项共享扩展乘积项结构可编程逻辑器件简介第5页并联扩展项馈送方式可编程逻辑器件简介第6页(4)可编程连线阵列不一样LAB经过在可编程连线阵列(PIA)上布线，以相互连接组成所需逻辑。PIA信号布线到LAB方式可编程逻辑器件简介第7页(5)I/O控制块EPM7128S器件I/O控制块可编程逻辑器件简介第8页

左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，假如导通就是实现“与”逻辑。后面乘积项选择矩阵是一个“或”阵列。二者一起完成组合逻辑。图右侧是一个可编程D触发器，它时钟，清零输入都能够编程选择，能够使用专用全局清零和全局时钟，也能够使用内部逻辑（乘积项阵列）产生时钟和清零。假如不需要触发器，也能够将此触发器旁路，信号直接输给PIA或输出到I/O脚。可编程逻辑器件简介第9页乘积项结构CPLD逻辑实现原理

f=(A+B)*C*(D’)=A*C*D’+B*C*D’

可编程逻辑器件简介第10页CPLD将以下面方式来实现

D触发器实现比较简单，直接利用宏单元中可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部全局时钟专用通道，直接连接到可编程触发器时钟端。可编程触发器输出与I/O脚相连，把结果输出到芯片管脚。可编程逻辑器件简介第11页一、ispLSI1016结构和特点ispLSI1016是ispLSI1000系列中容量最小器件，具备5V在系统编程能力。1.ispLSI1016主要特点：集成密度为等效门；是电擦写CMOS（EECMOS）器件；有44个引脚，其中32个是I/O引脚，4个是专用输入引脚；最大工作频率fmax=125MHz。可编程逻辑器件简介第12页2.ispLSI1016结构框图——引脚图可编程逻辑器件简介第13页3.ispLSI1016结构框图——功效框图返回可编程逻辑器件简介第14页1)集总布线区GRP（GlobalRoutingPool）该区位于芯片中央，其任务是将全部片内逻辑联络在一起。2)万能逻辑块GLB（GenericLogicBlock）GLB位于GRP两边，每边8块，共16块。每个GLB由与阵列、乘积项共享阵列、四输出逻辑宏单元和控制逻辑组成。GLB结构以下列图：查看ispLSI1016功效框图可编程逻辑器件简介第15页GLB结构：GLB与阵列有18个输入端，其中16个来自集总布线区GRP，2个由I/O单元直通输入。每个GLB有20个与门，形成20个乘积项，再经过4个或门输出。4输出宏单元有4个触发器，可被组态为组合输出或存放器输出（经过编程组态）。可编程逻辑器件简介第16页3)输入输出单元IOC（InputOutputCell）查看ispLSI1016功效框图输入输出单元IOC是功效框图最外层小方块，共32个（IN0~IN31）。该单元有输入、输出和双向I/O三类组态。可经过对控制输入输出三态缓冲器使能端编程来选择。可编程逻辑器件简介第17页4)输出布线区ORP（OutputRoutingPool）输出布线区ORP是介于GLB和IOC之间可编程互连阵列；ORP输入是8个GLB32个输出端；ORP输出有16个，分别与该侧16个IOC相连；经过对ORP编程，能够将任一个GLB输出灵活地送到16个I/O端任何一个；在ORP旁边还有16条通向GRP总线，I/O单元能够使用，GLB输出也能够经过ORP使用它，从而方便地实现了I/O端复用功效和GLB之间互连。查看ispLSI1016功效框图可编程逻辑器件简介第18页5)时钟分配网络CDN（ClockDistributionNetwork）查看ispLSI1016功效框图CDN输入信号由三个专用输入端Y0、Y1、Y2提供；CDN输出有五个，其中CLK0、CLK1、CLK2提供给GLB，IOCLK0和IOCLK1提供给I/O单元；时钟专用GLB（B0）四个输出送至CDN，以建立用户定义内部时钟电路。比如：将外加主时钟由Y0送入作为全局时钟CLK0，此全局时钟经过时钟专用GLB（B0）分频后送至CLK1、CLK2、IOCLK0、IOCLK1，则其它GLB或I/O单元能够工作在较低频率上。可编程逻辑器件简介第19页6)大块结构（Megablock）ispLSI1016采取了一个分块结构，每8个GLB连同对应ORP、IOC等组成一个大块。另外，每个大块中还包含2个专用输入端，仅供本大块内GLB使用，靠软件自动分配。ispLSI1016共有两个大块。查看ispLSI1016功效框图可编程逻辑器件简介第20页1.4基于查找表结构（LUT)FPGA结构

查找表（Look-Up-Table)原理与结构

查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个SRAM(静态随机读写存放器）。当前FPGA中多使用4输入LUT，所以每一个LUT能够看成一个有4位地址线16x1SRAM。当用户经过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路全部可能结果，并把结果事先写入SRAM,这么，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应内容，然后输出即可。

可编程逻辑器件简介第21页静态随机存放器(SRAM)

基本结构。SRAM主要由存放矩阵、地址译码器和读/写控制电路三部分组成，其框图如图所表示。可编程逻辑器件简介第22页图SRAM基本结构可编程逻辑器件简介第23页SRAM静态存放单元。

图SRAM存放单元(a)六管NMOS存放单元；(b)六管CMOS存放单元可编程逻辑器件简介第24页查找表FPGA查找表单元内部结构FPGA查找表单元：可编程逻辑器件简介第25页4输入与门例子可编程逻辑器件简介第26页FLEX10K系列器件图FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC...可编程逻辑器件简介第27页连续布线和分段布线比较连续布线=每次设计重复可预测性和高性能连续布线(Altera基于查找表（LUT）FPGA)LABLE可编程逻辑器件简介第28页...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块可编程逻辑器件简介第29页(1)逻辑单元LE图3-35LE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4可编程逻辑器件简介第30页(1)逻辑单元LE图3-36进位链连通LAB中全部LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中下一个逻辑单元)进位链查找表LUT可编程逻辑器件简介第31页(1)逻辑单元LE两种不一样级联方式“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2ns可编程逻辑器件简介第32页(2)逻辑阵列LAB是由一系列相邻LE组成图FLEX10KLAB结构图可编程逻辑器件简介第33页(3)快速通道(FastTrack)(4)I/O单元与专用输入端口图IO单元结构图可编程逻辑器件简介第34页EAB大小灵活可变经过组合EAB能够组成更大模块不需要额外逻辑单元，不引入延迟，EAB可配置为深度达2048存放器EAB字长是可配置256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8可编程逻辑器件简介第35页(5)嵌入式阵列块EAB是在输入、输出口上带有存放器RAM块，是由一系列嵌入式RAM单元组成。图用EAB组成不一样结构RAM和ROM

输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟可编程逻辑器件简介第36页1.4选择CPLD还是FPGA？

CPLD分解组合逻辑功效很强，一个宏单元就能够分解十几个甚至20－30多个组合逻辑输入。而FPGA一个LUT只能处理4输入组合逻辑，所以，CPLD适适用于设计译码等复杂组合逻辑。但FPGA制造工艺确定了FPGA芯片中包含LUT和触发器数量非常多，往往都是几千上万，CPLD普通只能做到512个逻辑单元，而且假如用芯片价格除以逻辑单元数量，FPGA平均逻辑单元成本大大低于CPLD。所以假如设计中使用到大量触发器，比如设计一个复杂时序逻辑，那么使用FPGA就是一个很好选择。可编程逻辑器件简介第37页CPLD与FPGA比较主要特征CPLDFPGA结构类似PAL类似门阵列速度快，可预测取决于应用密度低到中等中等到高互连纵横条路径选择功耗高/门低/门可编程逻辑器件简介第38页选择器件密度和I/O：（逻辑密度和I/O）。性能：确定满足您系统时序要求所需要器件速度级别。电压和功耗：不一样系列含有不一样电压（电源和I/O）和功耗要求（静态和动态）。封装：各种封装形式从较廉价QFP（四角扁平封装）到极小封装，以及大I/O数量BGA（球栅阵列）封装。可编程逻辑器件简介第39页XILINXVirtexFPGA

1998年推出后，Virtex™FPGA是第一个提供百万系统门FPGA产品系列,它从根本上重新定义了可编程逻辑器件。经过对各种应用领域提供多平台器件，最新Virtex-4FPGA为可编程逻辑业界制订了新标准。SpartanFPGA

Spartan™FPGA在成本优化消费类应用领域非常理想，其目标就是在此类应用中替代门阵列和ASSP产品。推出Spartan-3FPGA提供了对多达23种I/O标准（包含LVDS）支持，以及范围广泛IP（包含DSP和处理器内核）、片上块RAM存放器和可同时用于片上和板级时钟管理数字DLL。Spartan-3是全球成本最低FPGA，可认为您提供高达500万系统门器件密度，以及FPGA产品中最低每逻辑门成本和每I/O成本。可编程逻辑器件简介第40页CoolRunner系列CPLD

CoolRunner™CPLD首次在单个器件中结合了超低功耗和高速度、高密度以及多个I/O。于推出CoolRunner-IICPLD集高性能、低功耗和低成本于一身，采取了100%全数字关键、性能高达333MHz，静态电流小于100μA。XC9500系列CPLD

高性能低成本XC9500™CPLD系列主要针对那些需要快速设计开发、较长系统寿命和现场升级能力系统。用FASTFLASH技术。可编程逻辑器件简介第41页Altera器件

可编程逻辑器件简介第42页可编程逻辑器件简介第43页可编程逻辑器件简介第44页可编程逻辑器件简介第45页可编程逻辑器件简介第46页可编程逻辑器件简介第47页可编程逻辑器件简介第48页可编程逻辑器件简介第49页高容量FPGALatticeECP-DSP(EConomyPlus-DSP)FPGA器件综合了经过优化LatticeEC结构和一个专用于实现常见DSP功效高性能嵌入式sysDSP块。LatticeEC(EConomy)FPGA器件为高容量、对成本控制要求严格应用提供一系列功效，有很高性价比。非易失、可无限重构FPGAispXPGA系列器件能够实现既含有非易失性，又可无限重构高性能逻辑设计。其它FPGA处理方案都只能在可编程性、可重构性和非易失性之间寻求妥协，而ispXPGA却以一个主流型器件结构提供了以上全部性能。该结构具备了当今系统级设计所需特征。ORCAFPGA是在大家熟悉经过优化可重构单元阵列（ORCA〕结构基础上开发出来，它具备了许多先前FPGA所不具备功效和特点。ORCAFPGA采取非常灵活基于SRAM可编程逻辑，具备强大系统级特征以及丰富布线层次和互连资源，并符合各种接口标准，能够实现功效最复杂、性能要求最高设计应用。可编程逻辑器件简介第50页1.5在系统可编程技术莱迪思企业于1991年革命性地率先推出高密度在系统可编程（ISP）逻辑器件，从而开创了可编程逻辑器件市场。大多数工程师都知道这类器件，他们能够在电路板上直接对这类器件进行编程或再编程，有效缩短产品上市周期、降低生产成本.可编程逻辑器件简介第51页1.对于基于乘积项（Product-Term）技术，EEPROM(或Flash)工艺PLD（如AlteraMAX系列，Lattice大部分产品，XilinxXC9500系列)厂家提供编程电缆，如Altera叫：Byteblaster，电缆一端装在计算机并行打印口上，另一端接在PCB板上一个十芯插头，CPLD芯片有四个管脚（编程脚）与插头相连。

可编程逻辑器件简介第52页可编程逻辑器件简介第53页1.将PLD焊在PCB板上

2.接好编程电缆

3.现场烧写PLD芯片可编程逻辑器件简介第54页

2.对于基于查找表技术（Look-Uptable）技术，SRAM工艺FPGA,因为SRAM工艺特点，掉电后数据会消失，所以调试期间能够用下载电缆配置PLD器件，调试完成后，需要将数据固化在一个专用EEPROM中（用通用编程器烧写），上电时，由这片配置EEPROM先对PLD加载数据，十几个毫秒后，PLD即