EDA实验指导书课件：第5章 时序电路的VHDL设计

第5章时序电路的VHDL设计5.1基本时序元件的VHDL表述5.1.1D触发器的VHDL描述

5.1基本时序元件的VHDL表述5.1.1D触发器的VHDL描述

1.上升沿检测表达式和信号属性函数EVENT2.不完整条件语句与时序电路

5.1基本时序元件的VHDL表述5.1.1D触发器的VHDL描述

5.1基本时序元件的VHDL表述5.1.1D触发器的VHDL描述

5.1基本时序元件的VHDL表述5.1.2含异步复位和时钟使能的D触发器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.2含异步复位和时钟使能的D触发器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.3含同步复位控制的D触发器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.3含同步复位控制的D触发器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.4基本锁存器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.4基本锁存器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.5含清0控制的锁存器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.5含清0控制的锁存器及其VHDL表述

5.1基本时序元件的VHDL表述5.1.6VHDL实现时序电路的不同表述5.1基本时序元件的VHDL表述5.1.6VHDL实现时序电路的不同表述5.1基本时序元件的VHDL表述5.1.7双边沿触发时序电路设计讨论

5.2计数器的VHDL设计

5.2.14位二进制加法计数器设计5.2计数器的VHDL设计

5.2.2计数器更常用的VHDL表达方式

5.2计数器的VHDL设计

5.2.2计数器更常用的VHDL表达方式

5.2计数器的VHDL设计

5.2.3实用计数器的VHDL设计5.2计数器的VHDL设计

5.2.3实用计数器的VHDL设计1.程序分析

5.2计数器的VHDL设计

5.2.3实用计数器的VHDL设计1.程序分析

2.时序模块中的同步控制信号和异步控制信号的构建5.2计数器的VHDL设计

5.2.3实用计数器的VHDL设计3.另一种描述方式

5.3移位寄存器的VHDL设计5.3移位寄存器的VHDL设计5.4属性描述与定义语句

1.信号类属性

2.数据区间类属性5.4属性描述与定义语句

3.数值类属性5.4属性描述与定义语句

3.数值类属性5.4属性描述与定义语句

4.数组属性'LENGTH

5.用户定义属性第1个Count=0第2个Count=1第3个Count=2第4个Count=3第5个Count=4第6个Count=5第7个Count=6第8个Count=0实验与设计---分频器设计数控分频器设计libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityf_divisport(clk:instd_logic;d:instd_logic_vector(7downto0);fout:outstd_logic);Endentityf_div;architecturebehaveoff_divissignalfInner:std_logic;beginprocess(clk) variablecount:integerrange0to255;begin if(clk='1'andclk'event)thenifcount=dthencount:=0; elsecount:=count+1;endif;if(count<CONV_INTEGER(d)/2)then fInner<='0';else fInner<='1';endif; endif;endprocess; fout<=fInner;endarchitecturebehave; if(clk='1'andclk'event)thenifcount=dthencount:=0; elsecount:=count+1;endif;if(count<CONV_INTEGER(d)/2)then fInner<='0';else fInner<='1';endif; endif;第1个Count=0第2个Count=1第3个Count=2第4个Count=3第5个Count=4第6个Count=5第7个Count=6第8个Count=0针对如下要求，用VHDL设计7段16进制译码器libraryieee;useieee.std_logic_1164.all;entityvhdl1isport( data : in std_logic_vector(3downto0); ledSegment:outstd_logic_vector(7downto0) );endentityvhdl1; architecturealgofvhdl1isbeginprocess(data)beginCASEdataISWHEN"0000"=> ledSegment<="10010000";--0x90;0 WHEN"0001"=> ledSegment<="10011111";--0x9f;1 WHEN"0010"=> ledSegment<="01011000";--0x582 WHEN"0011"=> ledSegment<="00011001";--0x193 WHEN"0100"=> ledSegment<="00010111";--0x17;4 WHEN"0101"=> ledSegment<="00110001";--ox31;5 WHEN"0110"=> ledSegment<="00110000";--0x30;6 WHEN"0111"=> ledSegment<="10011101";--0x9d;7 WHEN"1000"=> ledSegment<="00010000";--0x10;8 WHEN"1001"=> ledSegment<="00010001";--0x11;9 WHEN"1010"=> ledSegment<="00010100";--0x14;a WHEN"1011"=> ledSegment<="00110010";--ox32;b WHEN"1100"=> ledSegment<="11110000";--0xf0;c WHEN"1101"=> ledSegment<="00011010";--0x1a;