VHDL时序逻辑电路实验报告

1、北京邮电大学电路实验中心数字电路与逻辑设计实验实验名称：VHDL时序逻辑电路设计实验名称VHDL时序逻辑电路设计实验目的熟悉VHDL硬件语言掌握分频器的VHDL描述方法掌握异步8421十进制计数器的VHDL描述方法掌握用VHDL连接电路的方法设计任务要求设计8421十进制计数器并仿真验证设计分频系数为10的分频器并仿真验证将计数器、分频器、数码管译码器3个电路进行连接四、VHDL代码分频器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfenpinqiIS-分频系数10PORT(clk:IN

2、STD_LOGIC;clear:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDfenpinqi;ARCHITECTUREbehaveOFfenpinqiISSIGNALtmp:INTEGERRANGE0TO4;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clear,clk)BEGINIFclear=1THENtmp=0;ELSIFclkeventANDclk=1THENIFtmp=4THENtmp=0;clktmp=NOTclktmp;ELSEtmp=tmp+1;ENDIF;ENDIF;ENDPROCESS;clk_out=clktmp;

3、ENDbehave;8421十进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjishuqiISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjishuqi;ARCHITECTUREbehaveOFjishuqiISSIGNALq_temp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIFclear=1THENq_temp=0000;ELSIF(clk

4、EVENTANDclk=1)THENIFq_temp=1001THENq_temp=0000;ELSEq_temp=q_temp+1;ENDIF;ENDIF;ENDPROCESS;qb=1111110;catb=0110000;catb=1101101;catb=1111001;catb=0110011;catb=1011011;catb=1011111;catb=1110000;catb=1111111;catb=1111011;catb=0000000;catclk_in,clear=clear_in,clk_out=clktmp);u2:jishuqiPORTMAP(clk=clktmp

5、,clear=clear_in,q=q_temp);u3:segPORTMAP(a=q_temp,b=b_out,cat=disp_out);ENDcount_div_seg7_arch;五、仿真波形及其分析1、分频器分析：输入。小时钟信号和clear信号，输出clk_out信号，从波形图可以看出，clk_out的频率为时钟信号clk的1/10,即该分频器的分频系数为10，将较高频率的时钟信号分频成较低频率的信号。2、8421十进制计数器分析：输入clk时钟信号和reset置零信号，输出q，从波形可以看出，在时钟信号Clk的作用下，计数器不断输出“0000”到“1001”，转换为十进制就是0到

6、9,当reset信号产生“1”时，异步置零，从0开始重新计数。从而实现异步置零的8421十进制计数器。3、数码管译码电路分析：输入a，输出b和cat，从波形可以看出，cat始终输出“11101111”，即只允许共阴极数码管的第四位亮。当输入a从“。”到“1111”不断变化的过程中，输出b不断变化，但仅在a从“0000”到“1001”变化时b也随之变化，显示到数码管上就是0到9；当a在“1010”到“1111”变化时，b则全部输出“0000000”，即不显示。4、顶层分析：输入clear_in和clk_in输出b_out和disp_out,由波形图知，当将分频器、计数器、数码管译码电路连接起来后

7、，在时钟信号clk的作用下，disp_out一直显示“11101111”，即只允许数码管第4位亮，b_out显示从“1111110”至U“1111011”，在数码管上即从0到9。六、模块端口说明及连接图ModeHarekiedraiLocraiUDM(jDStaniardesernedGrewOfTEfitSbBigthKBaver1it廿嘛OWPW.展bjhlfL.|LflhAdeftJH2Mb_out(EOutput叫翁*工MLEL癖b：MdM3Qu叭tPffL将43和LEL假岫s_xt6-.cg制AMJ。4ob.MmOutputPfNJ743MIL住同，出皿LM悭如中5dbMWOutpu

8、tPD1JS小m快赋bjutMLW晒战60k刎工OutputPINJ34|bwtRIM(由白州7。c.cutK：PQLSI4便LEL慨晒IsunrtM田1A眠2自8l也打1input1不mn加管；面A质田1口9丸nW观JS1工贽LEL惬岫g*蟀El*U而PJUlpCUtpLtraji1SBLEL也叫埠如p湛IMiy卿一期同OutputgL沔leuseER坳_M7.R即A(dei12eap_mi5OutputPINJO4:升LTL比岫；皿嘛JMA解础3o由pw【用outju的L的&NLE1粒回邺_财利的lA除加It)14O.(XjtpLrCPWJ94IWLiTILWi如刚7刈田M岫明$O卿团OU

9、QUmj7彳*LVnt悭帖邺“H囱A旗区砧O卿311outp-t4：计Lin江hi：口卿耳响Output犯心4dEpJ3Lt(7.flMa画出色方nennooeb6.0a3.0cat7.0seg:u3b6.0a3.0cat7.0seg:u3b_out6.0tdisp_out7.0七、故障及问题分析数码管清零有延时：代码里面用的同步，改为异步，即将清零的判断语句移到外面来。分频器分频系数的选择：最初以数码管电路作为顶层，后来发现稍微有点难实现，于是将分频器、8421十进制计数器、数码管都作为底层，单独写一个顶层，代码更容易实现。八、实验总结本实验主要使用了3个部件：分频器、8421十进制计数器、数码管。为了实现产生不同频率