数字电子技术总复习市公开课金奖市赛课一等奖课件

1、数字电子技术总复习第1页第一章 逻辑代数一、二进制数表示法1.任意(N)进制数展开式普遍形式： 第 i 位系数 第 i 位权2. 几个惯用进制数之间转换(1) 二-十转换：(2) 十-二转换：整数转换-连除法小数转换-连乘法快速转换法：拆分法第2页(3) 二-八转换:(4) 八-二转换:（5）二-十六转换：（6）十六-二转换：第3页二进制代码：编码后二进制数。用二进制代码表示十个数字符号 0 9，又称为 BCD 码（Binary Coded Decimal ）几个常见BCD代码：8421码余 3 码2421码5211码余 3 循环码二、二进制代码二-十进制代码：有权码无权码第4页三、 基本和惯

2、用逻辑运算1. 与逻辑：ABY&2. 或逻辑：ABY13. 非逻辑：AY1第5页(1) 与非逻辑 (NAND)(2) 或非逻辑 (NOR)(3) 与或非逻辑 (AND OR INVERT)AB&4. 几个惯用复合逻辑运算AB1AB&CD1第6页(4) 异或逻辑(ExclusiveOR)(5) 同或逻辑(ExclusiveNOR)(异或非)AB=1AB=1= AB第7页5. 逻辑符号对照美国符号ABYAY国家标准符号AB&A1ABYAB1第8页国家标准符号美国符号AB&ABYAB=1ABYABYAB1第9页或：0 + 0 = 01 + 0 = 11 + 1 = 1 与：0 0 = 00 1 =

3、01 1 = 1 非：（二、）变量和常量关系(变量：A、B、C)或：A + 0 = AA + 1 = 1与:A 0 = 0A 1 = A 非：四、 公式和定理（一、） 常量之间关系(常量：0 和 1 )第10页（三、）与普通代数相同定理交换律结合律分配律（四、）逻辑代数一些特殊定理同一律A + A = AA A = A还原律德 摩根定理第11页 将Y 式中“.”换成“+”,“+”换成“.” “0”换成“1”,“1”换成“0” 原变量换成反变量，反变量换成原变量（五、）关于等式三个规则1. 代入规则：等式中某一变量都代之以一个逻辑函数，则等式依然成立。2. 反演规则：不属于单个变量上反号应保留不

4、变运算次序：括号 乘 加注意:第12页3. 对偶规则：假如两个表示式相等，则它们对偶式也一定相等。将 Y 中“. ”换成“+”,“+”换成“.” “0” 换成“1”,“1”换成“0” 第13页（六、）若干惯用公式推广第14页（七、）关于异或运算一些公式异或同或AB(1) 交换律(2) 结合律(3) 分配律(4) 常量和变量异或运算(5) 因果交换律假如则有= ABAB第15页（一、）标准与或表示式五、 逻辑函数标准与或式和最简式标准与或式就是最小项之和形式1. 最小项概念：2. 最小项性质：(1) 任一最小项，只有一组对应变量取值使其值为 1 ；(2) 任意两个最小项乘积为 0 ；(3) 全体

5、最小项之和为 1 。3. 最小项编号：第16页4. 最小项是组成逻辑函数基本单元 任何逻辑函数都是由其变量若干个最小项组成，都能够表示成为最小项之和形式。第17页六、 逻辑函数公式化简法一、并项法:（与或式最简与或式）公式定理二、吸收法：三、消去法：四、配项消项法：第18页七、 逻辑函数图形化简法（一、）逻辑变量卡诺图(Karnaugh maps)2. 卡诺图特点：用几何相邻表示逻辑相邻(1) 几何相邻：相接 紧挨着相对 行或列两头相重 对折起来位置重合(2) 逻辑相邻：两个最小项只有一个变量不一样化简方法：逻辑相邻两个最小项能够合并成一项，并消去一个因子。1. 卡诺图画法：第19页3. 卡诺

6、图中最小项合并规律：(1) 两个相邻最小项合并能够消去一个因子(2) 四个相邻最小项合并能够消去两个因子(3) 八个相邻最小项合并能够消去三个因子2n 个相邻最小项合并能够消去 n 个因子第20页关键点：（1）一个组合方格数必须是2幂，即201，212，224，238等等。所以，不可能将三个方格组组合成一个组合，即使它们都是相邻。（2）不可能组合逻辑上不相邻最小项对。所以，要合并对应方格必须组成矩形或正方形。第21页（二、）逻辑函数卡诺图表示法1. 依据变量个数画出对应卡诺图；2. 将函数化为最小项之和形式； 3. 在卡诺图上与这些最小项对应位置上填入 1 ， 其余位置填 0 或不填。第22页

7、（三、） 含有约束逻辑函数化简 1.约束项：不会出现变量取值所对应最小项。(2) 在逻辑表示式中，用等于 0 条件等式表示。2. 约束条件表示方法(1) 在真值表和卡诺图上用叉号()表示。3.化简步骤:(1) 画函数卡诺图，次序 为：(2) 合并最小项，画圈时 既能够当 1 ，又能够当 0(3) 写出最简与或表示式第23页注意：合并时，终究把 作为 1 还是作为 0 应以得到包围圈最大且个数最少为标准。包围圈内都是约束项无意义。只要把全部1圈完即可。第24页 八、逻辑函数表示方法及其相互之间转换一、逻辑表示式二、真值表三、卡诺图第25页第二章 门电路一、 分立元器件门电路（一）二极管与门uYu

8、AuBR0D2D1+VCC+10VuYuAuBROD2D1-VSS-10V（二）二极管或门第26页二、 TTL门电路 Roff 关门电阻（2.5k）即：当 Ri 为 2.5 k 以上电阻时 , 输入端相当于高电平。第27页三、集电极开路门OC 门(Open Collector Gate) 1. 符号 2. OC 门主要特点YAB&+V CCRCOC 门必须外接负载电阻和电源才能正常工作。第28页+V CCRCY1AB&G1Y2CD&G2Y四、 输出三态门 TSL门(Three - State Logic) 正常工作状态： 0 或 1高阻态 3. 实现线与逻辑第29页 应用举例：(1) 用做多路

9、开关(2) 用于信号双向传输(3) 组成数据总线第30页第三章 组合逻辑电路一、 概述1. 逻辑功效特点 电路在任何时刻输出状态只取决于该时刻输入 状态，而与原来状态无关。2. 电路结构特点(1) 输出、输入之间没有反馈延迟电路(2) 不包含记忆性元件(触发器)，仅由门电路组成第31页二、组合逻辑电路分析方法分析步骤逻辑图逻辑表示式化简真值表说明功效三、组合逻辑电路设计方法设计步骤逻辑抽象列真值表写表示式化简或变换画逻辑图第32页四、半加器和全加器1. 半加器（Half Adder）两个 1 位二进制数相加不考虑低位进位。2. 全加器（Full Adder）两个 1 位二进制数相加，考虑低位进

10、位。五、加法器（Adder）1. 4 位串行进位加法器2. 超前进位加法器六、数值比较器第33页七、 编码器（Encoder）二进制编码器二十进制编码器分类：普通编码器优先编码器或八、二进制译码器 (Binary Decoder) 2 线 4 线译码器3 线 8 线译码器4 线 16 线译码器九、二-十进制译码器(Binary-Coded Decimal Decoder)将 BCD 码翻译成对应十个输出信号第34页半导体显示(LED)液晶显示(LCD)共阳极每字段是一只发光二极管十、显示译码器数码显示器aebcfgdabcdefgR+ 5 V 低电平驱动abcdefgR+5 V 高电平驱动共阴

11、极第35页十一、 数据选择器 ( Data Selector )1. 4 选 1 数据选择器 函数式 2. 8 选 1 数据选择器第36页十二、 用 MSI 实现组合逻辑函数1. 用数据选择器实现组合逻辑函数基本原理和步骤1) 原理：选择器输出为标准与或式，含地址变量全部最小项。比如 而任何组合逻辑函数都能够表示成为最小项之和形式，故可用数据选择器实现。4 选 18 选 1第37页2步骤(1) 依据 n = k - 1 确定数据选择器规模和型号(n 选择器地址码，k 函数变量个数)(2) 写出函数标准与或式和选择器输出信号表示式(3) 对照比较确定选择器各个输入变量表示式 (4) 依据采取数据

12、选择器和求出表示式画出连线图例 用数据选择器实现函数第38页 2 用二进制译码器实现组合逻辑函数基本原理与步骤1) 基本原理：二进制译码器又叫变量译码器或最小项译码器,它输出端提供了其输入变量全部最小项。任何一个函数都能够写成最小项之和形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第39页2) 基本步骤(1) 选择集成二进制译码器(2) 写函数标准与非-与非式(3) 确认变量和输入关系例 用集成译码器实现函数(4) 画连线图第40页十三、 ROM 结

13、构和工作原理1. 基本结构（一）ROM 结构示意图地址输入数据输出 n 位地址 b 位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最高位最低位第41页2. 内部结构示意图存放单元数据输出字线位线地址译码器ROM 存放容量 = 字线数 位线数 = 2n b（位）地址输入0单元1单元i 单元2n-1单元D0D1Db-1A0A1An-1W0W1WiW2n-1第42页（二） ROM 应用举例及容量扩展1、ROM 应用举例用 ROM 实现以下逻辑函数例 3.6.2Y1= m (2,3,4,5,8,9,14,15）Y2= m (6,7,10,11,14,15）Y3=

14、m (0,3,6,9,12,15）Y4= m (7,11,13,14,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1译码器编码器第43页例 用EPROM实现输出函数存放容量 256 48 位地址256 = 284 位数据输出存放容量 8k88k=8210 =21313 位地址8 位数据输出2、ROM 容量扩展1. 存放容量存放器存放数据能力，为存放器含存放单元总位数。存放容量 = 字数 位数字 word位 bit第44页十四、 组合电路中竞争冒险（一） 竞争冒险概念及其产生原因1、竞争冒险概念2、产生竞争冒险原因（二）竞争与冒

15、险判断第45页第四章 触发器一、 基本触发器1. 特征表：R SQ n+10 00 11 01 1Q n保持1置 10不用置 0不允许2. 特征方程：Q n+1= S + RQ n约束条件与非门组成：第46页特征表和特征方程R SQ n+10 00 11 01 1Q n保持置 1置 0不许10不用Q n+1= S + RQ n约束条件或非门组成：第47页特征表：CP R S Q nQ n+1注 0 Q n保持 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1011100不用不用保持置1置0不许特征方程:约束条件CP

16、= 1期间有效主要特点：1. 时钟电平控制CP = 1 期间接收输入信号；CP = 0 期间输出保持不变。（抗干扰能力有所增强）2. RS 之间有约束一、 同时触发器 同时 RS 触发器 第48页同时 D 触发器 （CP = 1期间有效）主要特点：1. 时钟电平控制，无约束问题；2. CP = 1 时跟随。下降沿到来时锁存第49页三、 边缘触发器1 边缘 D 触发器 符号特征表CP D RD SDQn+1注 0 0 0 1 0 0 0 0 0 1 1 0 1 101Qn 10不用同时置0同时置1保持(无效)异步置1异步置0不允许CP 上升沿触发QQCPC11D D S RSD RD第50页2

17、边缘 JK 触发器国标符号QQCPC1 1J IK J KS RSD RD三、主要特点(一) CP 上升沿或下降沿触发；(二) 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 要求更新状态；(三) 功效齐全(保持、置 1、置 0、翻转)，使用方便。第51页 J K Qn RD SD CPQn+1注 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 0 01001110保 持同时置0同时置1翻 转 0 0 0 1 0 0 01不 变 0 1 1 0 1 1 10不用异步置1异步置0不允许特

18、性 表第52页四、 时钟触发器功效分类（一）RS 型和 JK 型触发器1.RS 型触发器符号特征表R SQ n+1功效 0 0 0 1 1 0 1 1Q n10不用保持置1置0不许特征方程约束条件CP 下降沿 时刻有效QQCPC11S IRS R延迟输出 (主从)第53页2. JK 型触发器符号特征表J KQ n+1功效 0 0 0 1 1 0 1 1Q n01保持置0置1翻转特征方程CP下降沿 时刻有效QQCPC11J IK J KQ n第54页1. D 型触发器符号特征表特征方程CP 上升沿 时刻有效QQCPC11D D DQ n+1功效 0 0 1 1置 0置 1（二）D 型、T 型和

19、T 型触发器第55页2. T 型触发器QQCPC11TT TQ n+1功效 0 Q n 1 Q n保持翻转CP 下降沿时刻有效3.T 型触发器QQCPC1Q n Q n+1功效 0 1 1 0翻转 CP 下降沿时刻有效第56页一、概 述（一）时序电路特点1. 定义 任何时刻电路输出，不但和该时刻输入信号相关，而且还取决于电路原来状态。2. 电路特点(1) 与时间原因 (CP) 相关；(2) 含有记忆性元件(触发器)。组合逻辑电 路存放电路x1xiy1yjw1wkq1ql输入输出第五章 时序逻辑电路第57页（二）时序电路逻辑功效表示方法1. 逻辑表示式(1) 输出方程(3) 状态方程(2) 驱动

20、方程2. 状态表、卡诺图、状态图和时序图组合逻辑电 路存放电路x1xiy1yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP第58页（三）时序逻辑电路分类1. 按逻辑功效划分：计数器、存放器、读/写存放器、次序脉冲发生器等。2. 按时钟控制方式划分：同时时序电路触发器共用一个时钟 CP，要更新状态触发器同时翻转。异步时序电路电路中全部触发器没有共用一个 CP。3. 按输出信号特征划分：Moore型Mealy型存放电路Y(tn)输出WQX(tn)输入组合电路CPY(tn)输出CPX(tn)输入存放电路组合电路组合电路第59页二、时序电路基本分析和设计方法（一、） 时序电路基本分析方

21、法1. 分析步骤时序电路时钟方程驱动方程状态表状态图时序图CP触发沿特征方程输出方程状态方程计算第60页能否自开启?能自开启：存在无效状态，但没有形成循环。不能自开启：无效状态形成循环。第61页（二） 时序电路基本设计方法1. 设计普通步骤时序逻辑问题逻辑抽象状态转换图（表）状态化简最简状态转换图（表）电路方程式（状态方程）求出驱动方程选定触发器类型逻辑电路图检验能否自开启第62页三、计数器 (Counter)（一） 计数器特点和分类计数器功效及应用1. 功效：对时钟脉冲 CP 计数。2. 应用：分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。计数器特点1. 输入信号：计数脉冲 CPMoo

22、re 型2. 主要组成单元：时钟触发器第63页（二） 计数器分类按数制分：二进制计数器十进制计数器N 进制(任意进制)计数器按计数方式分：加法计数器减法计数器可逆计数 (Up-Down Counter)按时钟控制分：同时计数器 (Synchronous )异步计数器 (Asynchronous )按开关元件分：TTL 计数器CMOS 计数器第64页（三） 二进制计数器计数器计数容量、长度或模概念 计数器能够记忆输入脉冲数目，即电路有效状态数 M 。3 位二进制同时加法计数器：00001111/14 位二进制同时加法计数器：000111/1n 位二进制同时加法计数器：第65页(四) 集成二进制同

23、时计数器1. 集成 4 位二进制同时加法计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 974161(3)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地引脚排列图逻辑功效示意图74161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR = 0Q3 Q0 = 0000同时并行置数CR=1，LD=0，CP异步清零Q3 Q0 = D3 D0 1) 74LS161 和 74LS163第66页74161状态表 输 入 输 出 注CR LD CTP CT

24、T CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持 0清零置数CR = 1, LD = 1, CP，CTP = CTT = 1二进制同时加法计数CTPCTT = 0CR = 1，LD = 1，保持若 CTT = 0CO = 0若 CTT = 174163第67页（五） 十进制计数器（8421BCD 码）00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1状

25、态图第68页(六) 集成十进制同时计数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 974160(2)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地(引脚排列与74161相同)异步清零功效：(74162 同时清零)同时置数功效：同时计数功效：保持功效：进位信号保持进位输出低电平1. 集成十进制同时加法计数器第69页（七） N 进制计数器方法用触发器和门电路设计用集成计数器组成清零端置数端(同时、异步)1、利用同时清零或置数端取得 N 进制计数思 路：2. 求归零逻辑表示式；1. 写出状态 SN

26、1 二进制代码；3. 画连线图。步 骤：第70页2、利用异步清零或置数端取得 N 进制计数 当计数到 SN 时，马上产生清零或置数信号， 使返回 S0 状态。（瞬间即逝）1. 写出状态 SN 二进制代码；2. 求归零逻辑表示式；3. 画连线图。第71页(八) 计数容量扩展1. 集成计数器级联74161(1) Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16 = 256第72页2. 利用级联取得大容量 N

27、 进制计数器1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2N1进制计数器N2进制计数器CP进位CCP例用 74160（2） 组成 六十 进制计数器60 = 6 10 = N1 N2 = N 第73页2) 用归零法或置数法取得大容量 N 进制计数器例 试分别用 74161 和 74162 接成六十进制计数器。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074161(1)用 SN 产生异步清零信号：用 SN1

28、产生同时置数信号：&11&先用两片74161组成 256 进制计数器第74页74162 同时清零，同时置数。再用归零法将M = 100改为N = 60进制计数器，即用SN1产生同时清零、置数信号。先用两片74162组成 1010 进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774162(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074162(1)11&11第75页第六章 脉冲产生与整形电路一、 施密特触发器 （Schmitt Trigger）2. 施密特触发器属于“

29、电平触发”型电路，不依赖于边缘陡峭脉冲。施密特触发器是含有电压滞后特征数字传输门。其特点以下： 1.特征与原理1. 输入电平阈值电压由低到高为 ，由高到低为 ，且 ，输出改变滞后于输入，形成回环。第76页施密特触发器电压传输特征 施密特触发器回环特征反向传输特征同向传输特征UOHUOLUT+UT-OuOuI输入电压增加UOHUOLUT+UT-OuOuI输入电压减小输入电压增加输入电压减小第77页施密特触发器符号：11第78页（1）电路组成及工作原理+VCCuO1TD83165724&1uI工作原理 uItUOH uOtUOLOO011010UCO外加 UCO 时,可改变阈值和回差电压+VDDuO2uI 上升时与 2VCC/3 比uI 下降时与 VCC/3 比2.用 555 定时器组成施密特触发器第79页2. 滞回特征UTOuIuOUOHUOLUT+uI 增大时与上限阈值比特点:uI 减小时与下限阈