高等教育电子秒表设计

1、 * 电子秒表系统的设计PAGE 33 -目录1 引言11.1 课程设计的目的11.2 课程设计的内容22 EDA、VerilogHDL简介22.1 EDA技术22.2 硬件描述语言VerilogHDL2 2.3 MAX+plus II的设计过程 33 设计过程43.1 设计规划43.2各模块的原理及其程序44 系统仿真10结束语15致谢16参考文献17附录181 引 言在科技高度发展的今天，集成电路和计算机应用得到了高速发展，尤其是计算机应用的发展，它在人们日常生活已逐渐崭露头角，而且将来的不久他们的身影将会更频繁的出现在我们身边，各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间

2、为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验，他们对时间精确度达到了几纳秒级别。在本次设计中，采用的硬件描述语言是Verilog HDL。Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。在本次设计中，系统开发平台为MAX+pluS。在Max+pluS上可以完成设计输入、元件适配、时序仿真和功

3、能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。1.1 课程设计目的当前电子系统的设计正朝着速度快、容量大、体积小、质量轻、用电省的方向发展。推动该潮流发展的决定性因素之一就是使用了现代化的设计工具。EDA3是电子设计自动化（Electronic DeSign AutoMation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统

4、进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识的同时，通过对电子秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。作为通信专业的学生，通过这次EDA方面的课程设计，可以提高我们对EDA领域及通信电路设计领域的认识，有利于培养我们在通信电路EDA方面的设计能力。1.2 课程设计的内容利用Verilog HDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对0秒59分59.99秒范围进行计时，显示最长

5、时间是59分59秒。计时精度达到10MS。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。2 EDA、VerilogHDL简介2.1 EDA2技术电子设计自动化（EDA，Electronic DeSign AutoMation）技术是微电子技术中的核心技术之一，是现代集成系统设计的重要方法。它以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下

6、载等工作。目前EDA主要辅助进行三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。它是在计算机的辅助下完成电子产品设计方案的输入、处理、仿真和下载的一种硬件设计技术。2.2 硬件描述语言VerilogHDL1（1）VerilogHDL语言的简介Verilog HDL是一种硬件描述语言，Verilog HDL语言最初是于1983年由Gateway DeSign AutoMation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿

7、真器产品的广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。Open Verilog International（OVI）是促进Verilog发展的国际性组织。1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功，Verilog HDL1995年成为IEEE标准，称为IEEE Std13641995。完整的标准在Verilog硬件描述语言参考手册中有详细描述。（2）Verilog HDL语言的特点5Verilog HDL是一种硬件

8、描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用

9、这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。2.3 MAX+pluS II的设计过程4（1）设计输入用户可使用MAX+pluS II10.0提供的图形编辑器和文本编辑器实现图形、AHDL、VHDL或Verilog HDL的输入，也可输入网表文件。（2）项目编译完成对设计的处理，MAX+pluS II10.0提供

10、了一个完全集成的编译器(CoMpiler)，可直接完成从网表提取到最后编程文件的生成。在编译过程中其生成一系列标准文件可进行时序模拟，适配等。若在编译的某个环节出错，编译器会停止编译，并告诉错误的 原因及位置。图2即为MAX+PLUS II10.0编译器编译的过程。图2-1 MAX+pluS II 10.0编译器的编译过程（3）项目校验编译器通过“TiMing SNF Extractor”后就可以进行时序模拟仿真了。仿真效果如下图所示：图2-2 仿真效果图3设计过程3.1 设计规划本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图3-1所示，它主要由控制模块、时基分频模块，计时模块

11、和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。数字秒表数字秒表计时控制电路控制状态机计时电路显示电路时基分频电路计数器六十进制计数器扫描电路七段译码器一百进制计数器图 3-1 系统组成框图各模块的原理及程序本系统设计由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块实现秒表不同的功能 。 时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。部分源程序如下：Module CTRL (CLR, CLK, SP, EN); input CLR; input CLK; input SP; output EN; end end endModule所得模

12、块设计图如图3-2所示：图3-2 CTRL模块设计图 计时控制模块计时模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。部分源程序如下：Module CB10 (CLK, CO); input CLK; output CO; end end endModule所得模块设计图如图3-3所示：图3-3 CB10模块设计图 计时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。他是由四个十进制计数器和俩个六进制计数器构成，其中毫秒位、十毫秒位、秒位和分位采用十进制计数器，十秒位和十分位采用六进制计数器。部分源程序如下：（1）十进制计数器：Mod

13、ule CDU10 (CLK, CLR, EN, CN, COUNT10); input CLK; input CLR; input EN; output CN; end end endModule所得模块设计图如图3-4所示：图3-4 CDU10模块设计图（2）六进制计数器：Module CDU6 (CLK, CLR, EN, CN, COUNT6); input CLK; input CLR; input EN; output CN; . end end endModule所得模块设计图如图3-5所示：图3-5 CDU6模块设计图（3）计数器：Module COUNT (CLK, CLR,

14、 EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR);.endModule所得模块设计图如图3-6所示：图3-6 COUNT模块设计图 显示模块计时显示电路的作用是将计时值在LED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。计时显示电路的实现方案采用扫描显示。部分源程序如下：（1）数据选择器：Module MULX (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR, OUTBCD, SEG);

15、 input CLK; input CLR; end end endModule所得模块设计图如3-7所示：图3-7 MULX模块设计图（2）BCD七段译码器：Module BCD7 (BCD, LED); input3:0 BCD; output6:0 LED; wire6:0 LED; aSSign LED = (BCD = 4b0000) ? 7b1111110 : (BCD = 4b0001) ? 7b0110000 : (BCD = 4b0010) ? 7b1101101 : (BCD = 4b0011) ? 7b1111001 : (BCD = 4b0100) ? 7b011001

16、1 : (BCD = 4b0101) ? 7b1011011 : (BCD = 4b0110) ? 7b1011111 : (BCD = 4b0111) ? 7b1110000 : (BCD = 4b1000) ? 7b1111111 : (BCD = 4b1001) ? 7b1111011 : 7b0000000 ;endModule所得模块设计图如图3-8所示：图3-8 BCD7模块设计图将所有模块组合起来得到如图3-9所示的整个秒表系统的原理图。图3-9 系统模块原理图系统仿真时基分频模块的仿真（如图 4-1所示）：图4-1时基分频模块的仿真上图仿真结果显示：CLK为脉冲控制输入信号 。

17、CO为分频输出信号。控制模块的仿真（如图 4-2所示）：图4-2控制模块的仿真上图仿真结果显示：CLK为脉冲控制输入信号，CLR为“清零”输入信号（高电平有效）和SP为“停止”输入信号（高电平有效），EN为输出信号。在时钟信号输入条件下,当输入CLR信号时,秒表复位，准备从0开始计时；当输入SP信号时,秒表开始计时，再次输入SP信号时，秒表停止计时。计时电路模块的仿真（如图 4-3图4-5所示）：十进制计数器的仿真（如图4-3所示） 六进制计数器的仿真（如图4-4所示） 计数器的仿真（如图4-5所示）图4-3十进制计数器的仿真上图仿真结果显示：CLK为脉冲控制输入信号，CLR为“清零”输入信号

18、（高电平有效），EN为控制模块输出信号（高电平有效），在输入信号CLK、CLR、EN后，秒表输出的毫秒位、十毫秒位、秒位和分位均采用十进制计数。图4-4 六进制计数器的仿真图上图仿真结果显示：CLK为脉冲控制输入信号，CLR为“清零”输入信号（高电平有效），EN为控制模块输出信号（高电平有效），在输入信号CLK、CLR、EN后，秒表输出的十秒位和十分位均采用六进制计数。图4-5计数器的仿真图上图仿真结果显示：CLK为脉冲控制输入信号，CLR为“清零”输入信号（高电平有效），EN为控制模块输出信号（高电平有效），S_1MS是毫秒计数值，S_10MS是十毫秒计数器，S_100MS是百毫秒计数器，S

19、_1S是秒计数器，S_10S是十秒计数器，M_1MIN是分计数器，S_10MIN是十分计数器，HOUR是小时计数器。它们均为输入信号。每来两个时钟脉冲，S_1MS加1，当S_1MS满十时，S_10MS加1，依次类推，S_10MS满十的时候，S_100MS加1等等作为输出。（4）显示电路模块的仿真（如图 4-6图4-7所示）： 数据选择器的仿真（如图 4-6所示） BCD七段译码器驱动器的仿真（如图 4-7所示）图4-6 数据选择器的仿真图上图仿真结果显示：CLK为脉冲控制输入信号，CLR为“清零”输入信号（高电平有效），EN为控制模块输出信号（高电平有效），S_1MS是计数器模块毫秒计数值，S

20、_10MS是计数器模块十毫秒计数器，S_100MS是计数器模块百毫秒计数器，S_1S是计数器模块秒计数器，S_10S是计数器模块十秒计数器，M_1MIN是计数器模块分计数器，S_10MIN是计数器模块十分计数器，HOUR是计数器模块小时计数器。秒表经过计数器输出计数结果后，通过数据选择器，将信号输出为BCD时钟脉冲信号。图4-7 BCD七段译码器的仿真图上图仿真结果显示：BCD为时钟脉冲输入信号，LED是输出信号，如图所示：当输入为“0000”时，输出为“1111110”，当输入“0001”时，输出为“0110000”；当输入为“0010”时输出为“1101101”；当输入为“0011”时输出

21、为“1111001”等等来实现七段译码功能。（5）数字秒表整个系统的仿真（如图4-8所示）：图4-8数字秒表起始工作的仿真图状态仿真图上图仿真结果显示：CLK为脉冲控制输入信号，CLR为“清零”输入信号（高电平有效）和SP为“停止”输入信号（高电平有效）；EN为控制模块输出信号（高电平有效），CO为时基分频模块分配输出信号。按下开始/暂停键（即SP输入高电平时）后，秒表开始从零开始计数，每次增加10MS；再次按下开始/暂停键（即SP输入高电平时）时，秒表暂停计时，按下复位（即CLR输入为高电平时）键后，秒表计数清零。秒表经过计数器计时后，经过数据选择器输出，在LED管上面显示出来，秒表输出的毫

22、秒位、十毫秒位、秒位和分位均采用十进制计数，输出的十秒位和十分位均采用六进制计数。5 结束语开始做设计时总是会犯一些错误，只有经过不停的改错不停的编译得到正确的程序，这说明了作为软件编程人员是不能粗心大意的，一个程序的质量高低与你细心与否有着一定的联系。在编程时，我充分使用了结构化的思想，让程序检查起来也比较方便，调试时也给了很方便调节，只需一个模块一个模块的进行调试就可以了，这充分体现了结构化编程的优势。在设计中要求要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设

23、计工作会有一定的帮助。在应用VERILOG的过程中让我真正领会到了其并行运行与其他软件顺序执行的差别及其在电路设计上的优越性。用VERILOG硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了 HYPERLINK /dianlu 电路设计时间和可能发生的错误，使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，提高了设计效率，降低了开发成本，这种设计方法在数字系统设计中发挥越来越重要的作用。致谢经过快三个星期的紧张工作，我终于完成了我的设计任务设计电子秒表系统。在这次课程设计中特别感谢单树民老师和陈沅涛老师对我的指导

24、，正是由于他们的督促和耐心指导，我才可以顺利完成这次的设计。锻炼了动手能力，给以后的学习指出了一个方向。参考文献1 夏宇闻.Verilog数字系统设计教程.北京：北京航天航空大学出版社，20082 刘昌华，张希数字逻辑EDA设计与实践北京：北京国防工业出版社，20093 万高明EDA技术实验与课程设计长沙：湖南大学出版社，20044 HYPERLINK /s/?key1=%c1%ce%d4%a3%c6%c0+%c2%bd%c8%f0%c7%bf t _blank 廖裕评，陆瑞强CPLD数字电路设计使用MAX+plus II入门篇北京：清华大学出版社，20015 常晓明Verilog-HDL实践

25、与应用系统设计北京：北京航空航天大学出版社，2003附录/程序名称:基于Verilog HDL的电子秒表系统设计/程序功能:采用顶层设计法设计秒表,使其具有秒表计时、暂停、复位等功能。/程序作者:谢鑫/最后修改日期:2010-12-31各模块源程序如下所示：时基分频模块的源程序（cb10.v）module CB10 (CLK, CO); input CLK; /输入时钟信号CLK output CO; /输出信号CO reg CO; reg3:0 COUNT; always ( posedge CLK) begin if (COUNT = 4b1001) begin COUNT = 4b000

26、0 ; CO = 1b1 ; end else begin COUNT = COUNT + 1 ; CO = 1b0 ; end end end module2控制模块的源程序（ctrl.v）module CTRL (CLR, CLK, SP, EN); input CLR; /输入清零信号CLR input CLK; /输入时钟信号CLK input SP; /输入信号SP output EN; 输出信号EN reg EN; parameter1:0 S0 = 2b00; parameter1:0 S1 = 2b01; parameter1:0 S2 = 2b11; parameter1:0

27、 S3 = 2b10; parameter1:0 S0_STATES = 0; parameter1:0 S1_STATES = 1; parameter1:0 S2_STATES = 2; parameter1:0 S3_STATES = 3; reg1:0 CURRENT_STATE; reg1:0 NEXT_STATE; always(SP or CURRENT_STATE) begin: COM case (CURRENT_STATE) S0_STATES : begin EN = 1b0 ; if (SP = 1b1) begin NEXT_STATE = S1_STATES ; e

28、nd else begin NEXT_STATE = S0_STATES ; end end S1_STATES : begin EN = 1b1 ; if (SP = 1b1) begin NEXT_STATE = S1_STATES ; end else begin NEXT_STATE = S2_STATES ; end end S2_STATES : begin EN = 1b1 ; if (SP = 1b1) begin NEXT_STATE = S3_STATES ; end else begin NEXT_STATE = S2_STATES ; end end S3_STATES

29、 : begin EN = 1b0 ; if (SP = 1b1) begin NEXT_STATE = S3_STATES ; end else begin NEXT_STATE = S0_STATES ; end end end case end always (CLK) begin : SYNCH if (CLR = 1b1) begin CURRENT_STATE = S0_STATES ; end else if (CLK = 1b1) begin CURRENT_STATE = NEXT_STATE ; end end end module计时模块的源程序（1）十进制计数器的源程序

30、（cdu10.v）module CDU10 (CLK, CLR, EN, CN, COUNT10); input CLK; /输入时钟信号CLK input CLR; /输入清零信号CLR input EN; /输入信号EN output CN; /输出信号CN reg CN; output3:0 COUNT10; /输出信号3:0COUNT10 wire3:0 COUNT10; reg3:0 SCOUNT10; assign COUNT10 = SCOUNT10 ; always (posedge CLK or posedge CLR or posedge EN) begin if (CLR

31、 = 1b1) begin SCOUNT10 = 4b0000 ; CN = 1b0 ; end else begin if (EN = 1b1) begin if (SCOUNT10 = 4b1001) begin CN = 1b1 ; SCOUNT10 = 4b0000 ; end else begin CN = 1b0 ; SCOUNT10 = SCOUNT10 + 1b1 ; end end end end end module（2）六进制计数器的源程序（CDU6.V）module CDU6 (CLK, CLR, EN, CN, COUNT6); input CLK; /输入时钟信号C

32、LK input CLR; /输入清零信号CLR input EN; /输入信号EN output CN; /输出信号CN reg CN; output3:0 COUNT6; wire3:0 COUNT6; reg3:0 SCOUNT6; assign COUNT6 = SCOUNT6 ; always (posedge CLK or posedge CLR or posedge EN) begin if (CLR = 1b1) begin SCOUNT6 = 4b0000 ; CN = 1b0 ; end else begin if (EN = 1b1) begin if (SCOUNT6

33、= 4b0101) begin CN = 1b1 ; SCOUNT6 = 4b0000 ; end else begin CN = 1b0 ; SCOUNT6 = SCOUNT6 + 1b1 ; end end end end end module（3）计数器的源程序（count.v）module COUNT (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR); input CLK; /输入时钟信号CLK input CLR; /输入清零信号CLR input EN; /输入信号EN output

34、3:0 S_1MS; /输出信号3:0S_1MS wire3:0 S_1MS; output3:0 S_10MS; /输出信号3:0S_10MS wire3:0 S_10MS; output3:0 S_100MS; /输出信号3:0S_100MS wire3:0 S_100MS; output3:0 S_1S; /输出信号3:0S_1S wire3:0 S_1S; output3:0 S_10S; /输出信号3:0S_10S wire3:0 S_10S; output3:0 S_1MIN; /输出信号3:0S_1MIN wire3:0 S_1MIN; output3:0 S_10MIN; /输

35、出信号3:0S_10MIN wire3:0 S_10MIN; output3:0 HOUR; /输出信号3:0HOUR wire3:0 HOUR; wire A; wire B; wire C; wire D; wire E; wire F; wire G; wire H; CDU10 UL ( CLK, CLR, EN, A, S_1MS ); CDU10 U2 ( A, CLR, EN, B, S_10MS ); CDU10 U3 ( B, CLR, EN, C, S_100MS ); CDU10 U4 ( C, CLR, EN, D, S_1S ); CDU6 U5 ( D, CLR,

36、EN, E, S_10S ); CDU10 U6 ( E, CLR, EN, F, S_1MIN ); CDU6 U7 ( F, CLR, EN, G, S_10MIN ); CDU10 U8 ( G, CLR, EN, H, HOUR ); end module4显示模块的源程序（1）数据选择器的源程序（mulx.v）module MULX (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR, OUTBCD, SEG); input CLK; /输入时钟信号CLK input CLR; /输入清零

37、信号CLR input EN; /输入信号EN input3:0 S_1MS; /输入信号3:0S_1MS input3:0 S_10MS; /输入信号3:0S_10MS input3:0 S_100MS; /输入信号3:0S_100MS input3:0 S_1S; /输入信号3:0S_1S input3:0 S_10S; /输入信号3:0S_10S input3:0 S_1MIN; /输入信号3:0S_1MIN input3:0 S_10MIN; /输入信号3:0S_10MIN input3:0 HOUR; /输入信号3:0 HOUR output3:0 OUTBCD; /输出信号3:0O

38、UTBCD reg3:0 OUTBCD; output7:0 SEG; /输出信号7:0 SEG reg7:0 SEG; reg3:0 COUNT; always(posedge CLK) begin if (CLR = 1b1) begin COUNT = 4b1111 ; end else begin if (EN = 1b1) begin COUNT = 4b0000 ; end else begin COUNT = COUNT + 1b1 ; end end end always (CLK) begin if (CLK = 1b1) begin case (COUNT) 4b0000

39、: begin OUTBCD = S_1MS ; SEG = 8b11111110 ; end 4b0001 : begin OUTBCD = S_10MS ; SEG = 8b11111101 ; end 4b0010 : begin OUTBCD = S_100MS ; SEG = 8b11111011 ; end 4b0011 : begin OUTBCD = S_1S ; SEG = 8b11110111 ; end 4b0100 : begin OUTBCD = S_10S ; SEG = 8b11101111 ; end 4b0101 : begin OUTBCD = S_1MIN ; SEG = 8b11011111 ; end 4b0110 : begin OUTBCD = S_10MIN ; SEG = 8b10111111 ; end 4b0111 : begin OUTBCD = HOUR ; SEG = 8b01111111 ; end 4b1000 : begin OUTBCD = S_1MS ; SEG = 8b11111110 ; end 4b1001 : begin OUTBCD = S_10MS ; SEG = 8b11111101 ; end default : begi