计算机系统结构课后题

1、例题假设将某一部件的处理速度加快到10倍，该部件的原处理时间仅为整个运行时间 的40%，则采用加快措施后能使整个系统的性能提高多少解答由题意可知：Fe=, Se=10，根据Amdahl定律，加速比为：Sn=1/+10）=采用哪种实现技术来求浮点数平方根FPSQR的操作对系统的性能影响较大。假设例题采用哪种实现技术来求浮点数平方根FPSQR的操作对系统的性能影响较大。假设FPSQR操作占整个测试程序执行时间的20%。一种实现方法是采用FPSQR硬件，使FPSQR 操作的速度加快到10倍。另一种实现方法是使所有浮点数据指令的速度加快，使FP指令的 速度加快到2倍，还假设FP指令占整个执行时间的50

2、%。请比较这两种设计方案。解答分别计算出这两种设计方案所能得到的加速比:例题如果FP操传的比例为25%. FF操作的平均CPI-z. 0；其它指令的平均CPI为L路FPSQR 操作的比例为% EPSQ舶CPI为20.假设有两种设计方案，分别把FPSQR操作的CPI和 所有FP操作的CPI诚为八 试利用CPU性能公式比较这两种设计方案哪一个更好（只改变 CPI而时钟频率和指令条敷保持不变）o解答一 =（4*25%）+*75%）=方案 1： CPI1=CPI 原-2%*（CPI 老 1-CPI 新 1）=%*（20-2）=方案 2： CPI2=CPI 原-25%*（CPI 老2-CPI 新2）=%

3、*（4-2）=方案2的加速比=CPU时间原/CPU时间2=IC*时钟周期*CPI原/ IC*时钟周期*CPI2=2/=习题假设高速缓存Cache工作速度为主存的5倍，且Cache被访问命中的概率为90%， 则采用Cache后，能使整个存储系统获得多高的加速比Sp解答我们首先对新的存储系统的性能做以下的假设:在Cache不命中的情况下，对Cache 的访问不会额外损失时间，即：首先，决定Cache是否命中所用的时间可以忽略；其次，在 从主存向Cache传输的同时，数据也被传输给使用部件（不需要再从Cache中读取）。这样， 新的存储系统中，平均存取时间分为两个部分：T = T x R + T x

4、 R = T x R + T x Rnew _ averagemissmisshithitmainmissCachehit其中，R表示各种情况所占的比例。根据加速比的计算公式，S = Ld _ average =Tmain1=3.57p TT x R + T x R 1 x 0.1 + 5 x 0.9new _ averagemain miss Cache hit，习题用一台40MHz处理机执行标准测试程序，它含的混合指 令数和相应所需的时钟周期数如下，指令类型指令数时钟周期数整数运算45 0001数据传送32 0002浮舟，15 0002控制传送8 0002解答CPI = 】CPIiXIi/

5、Ic=45000/1C5+(32000X2) /1Cs+(15000X2) /1C5+(8000X2) /105 =MIPS = (40 X 106)/ X 106)=Te = 105/ X 106)=习题某工作站采用时钟频率为15MHz、处理速率为10MIPS的处理机来执行一个已知混合 程序。假定每次存储器存取为1周期延迟、试问：(1)此计算机的有效CPI是多少假定将处理机的时钟提高到30MHz，但存储器子系统速率不变。这样，每次存储器存 取需要两个时钟周期。如果30%指令每条只需要一次存储存取，而另外5%每条需要两次存 储存取，还假定已知混合程序的指令数不变，并与原工作站兼容，试求改进后的

6、处理机性能。 解答(1)由 MIPS =时钟频率/ (CPIX106)，则有：CPIA =时钟频率/ (MIPSX106)=。(2)当时钟频率为15MHZ时，假设不进行存储操作指令的CPI为x，则要进行一次存储操 作指令的CPI为1+ x，要进行二次存储操作指令的CPI为2+ x，因此有：=xx65% + (1+ x) x30% + (2+ x) x5%解得x =当时钟频率为30MHZ时，不进行存储操作指令的CPI不变为，要进行一次存储操作指令的CPI为2+ x =，要进行二次存储操作指令的CPI为4+ x =，因此平均CPI为：CPIB = x65% + x30% + x5% =所以 MIP

7、SB =时钟频率/ (CPIBx106) = (30 x106) / (x106)=?习题一个处理机共有10条指令，各指令在程序中出现的概率如下表:指令信号出现概率 Huffman编砝码2/8扩展编砝码)7扩展编砝码13 4 5一个处理机共有10条指令，各指令在程序中出现的概率如下表：指令信号 出现概率Huffman编砝码2/8扩展编砝码3/7扩展编砝码12345678910采用最优Huffman编码法(信息熵)计算这10条指令的操作码最短平均长度。采用Huffman编码法编写这10条指令的操作码，并计算操作码的平均长度，计算与最 优Huffman编码法(信息熵)相比的操作码信息冗余量。将得到

8、的操作码编码和计算的结 果填入上面的表中。采用2/8扩展编码法编写这10条指令的操作码，并计算操作码的平均长度，计算与最优 Huffman编码法相比的操作码信息冗余量。把得到的操作码编码和计算的结果填入上面的表 中。采用3/7扩展编码法编写这10条指令的操作码，并计算操作码的平均长度，计算与最优 Huffman编码法相比的操作码信息冗余量。把得到的操作码编码和计算的结果填入上面的表 中。解答采用Huffman编码法信思崎、采用Huffman编码法信思崎、的操作码登吏平均长度为;指令序号出现的概率Huffman编用骈2/8扩展编用骈3/7扩展编码法L0.S50000I；0.20100101L0.

9n. 10110100111000L0.；0110：10101W01Is0.081110101111Q1QIt0.05111111 |11011Ie0.0401110110111100Is0.03oiiiim1110111010.：02011111111111110操作蜗的平均长度2:993. 2操作码的信息冗余量1.1%4.6%7.6%习题一台模型机共有7条指令，各指令的使用频度分别是35%、25%、20%、10%、5%、3%、2%,有8个通用数据寄存器，2个变址寄存器。(1)要求操作码的平均长度最短，请设计操作码的编码，并计算所设计操作码 的平均长度。|(2)设计8

10、位字长的寄存器一寄存器型指令3条，16位字长的寄存器一存储器型变址寻址方 式指令4条，变址范围不小于正、负127。请设计指令格式，并给出各字段的长度和操作码 的编码。解答r票匠夸乳的操作玛长度最& 应采耳解答r票匠夸乳的操作玛长度最& 应采耳H访】函我性Huffman用杓造坷下,三明以霰哙融但趣糊折：融号出现瞒率期135%00725%01320%10410%1105%J11063%111102%11J：这样、Huffhi血编玛法得到的操作战的平均长度为：1 =2x(0.35+0.25-020) 一3湖.1。一 4 *。,。5 -1.6-K).3+02+025-2.35设计8位M长的寄孕器寄存器

11、型指合如因为只有&个道用商存器，所以音存器地七苇3位操作要只有两位设甘 悟式如=：23噪作码OF |裹慕器-1 |目晶存器商二条拒令的案作码分别为。口、01. 10.设计琵.位宇长的寄存器.存俺器型斐址寻二方式指令於下：4318操作码DF通用苛存器变址寄存器谕移地址四条指令的操作码分别为：1。，U0K 1110. 1111习题某处理机的指令字长为16位，有双地址指令、单地址指令和零地址指令三类，并假设每个 地址字段的长度均为6位。如果双地址指令有15条，单地址指令和零地址指令的条数基本相同，问单地址指令和零 地址指令各有多少条并且为这三类指令分配操作码。如果要求三类指令的比例大致为1： 9：

12、9，问双地址指令、单地址指令和零地址指令各 有多少条并且为这三类指令分配操作码。解答双地址指令格式为：466操作码地址码1地址码2单地址指令格式为：106操作码地址码零地址指令格式为：16操作码双地址指令15条，操作码为：00001110；单地址指令26-1=63条，操作码为：1111 0000001111 111110零地址指令 26=64 条，操作码为：1111 111111 0000001111 111111 111111(2)双地址指令14条，地址码：00001101；单地址指令 26*2-2 = 126 条，1110 0000001110 111110，1111 0000001111

13、 111110； 零地址指令 128 条 1111 111111 0000001111 111111 111111。习题什么是存储系统对于一个由两个存储器M1和M2构成的存储系统，假设M1的命中率为h，两个存储器的存储容量分别为s1和s2,存取时间分别为t1和t2,每千 字节的成本分别为c1和c2。在什么条件下，整个存储系统的每千字节平均成本会接近于c2该存储系统的等效存取时间ta是多少假设两层存储器的速度比r=t2/t1，并令e=t1/ta为存储系统的访问效率。试以r和命中率h来表示访问效率e。如果r=100，为使访问效率e，要求命中率h是多少 对于中的命中率实际上很难达到，假设实际的命中率

14、只能达到。现在采用一种缓冲技术来解决这个问题。当访问M1不命中时，把包括被访问数据在内的一个数 据块都从M2取到M1中，并假设被取到M1中的每个数据平均可以被重复访问5次。请设 计缓冲深度(即每次从M2取到M1中的数据块的大小)。解答整个存储系的每干字节平均成本为:C 一:不难看出:当&1.敏非常小的时候，式的值约等于0*即： S时,整个存 怖器菸蛇的拿千字节二* 盘本会圭近=己饥存债夺折住等效存尽肘目弓.士：n = h X Ll -t- (1 - h) K t26)tlta10 = =:, 匕 一(1 -h)x t, h - (1 - ti)： r(4)将数值代人上式可认算得：h99.95%

15、通过缓冲的方法,我们需要将命中率从。斑提高。皿5,假设对存储器的访问次数为5,割块的大小为叽那么,不命中率减小到原来的1国列出吕式;瓦o.mr = 1 -51解这个方程得,m=16,即要达到函中的访间效率,缓冲的深度应该.至少是16 (个数据单位习题要求完成一个两层存储系统的容量设计。第一层M1是Cache,其容量有三种选择：64KB、128KB和256KB，它们的命中率分别为、和；第二层M2是主存储器，其容量为4MB。并设两个存储器的存取时间分别为t1和t2,每千字节的成本分别为cl和c2。如果 c1=20c2 和 t2=10t1。在t1=20ns的条件下，分别计算三种存储系统的等效存取时间

16、。如果c2=美元/KB，分别计算三种存储系统每千字节的平均成本。对三种存储系统的设计作一个比较，并分别按平均成本和等效存取时间指出它们性能的排列次序。根据等效存取时间和平均成本的乘积，选择最优的设计。解答(1) t = ht1 + (1 - h)t2,(当 cache 为 64k 时，t = *20ns + *200ns = 74ns；当 cache=128k 时，t=38ns；当 cache=256k 时， t=(2)按照公式:c 1 s 1 +c 2 s 2s 1 +s 2cache=64k, c=美元/k 字节； cache=128k, c=美元/k 字节;cache=256k，c=美元

17、/k 字节(3).按等效访问时间由小到大排序，容量分别为:(4)256k，128k，64k按每字节平均价格由小到大排序，分别为：64k, 128k, 256k(5)ns.美元/k字节；ns.美元/k字节；ns.美元/k字节；选256k的cache最优习题有16个存储器模块，每个模块的容量为4M字节，字长为32位。现在要用这16个存储器模块构成一个主存储器，有如下几种组织方式：16个存储器模块采用高位交叉方式构成存储器。16个存储器模块构成并行访问存储器。16个存储器模块采用高位交叉方式构成存储器。16个存储器模块构成并行访问存储器。16个存储器模块采用低位交叉方式构成存储器。2路高位交叉8路低

18、位交叉构成存储器。4路高位交叉4路低位交叉构成存储器。4路并行访问4路低位交叉构成存储器。方式2：方式3：方式4：方式5：方式6：写出各种存储器的地址格式。比较各种存储器的优缺点。不考虑访问冲突，计算各种存储器的频带宽度。画出各种存储器的逻辑示意图。解答-主存地址格式：1-42)区号E区内组号G组内块号B块内地址W1114Cache地址格式:组号组内块号块内地址114 主存与Cache中各个块的映象对应关系:J块0B0/块1B11组0块0C0rL块0B2块1C1r块1B31组1块0C2块0B4块1C3X块1B5块0 B6块1 B7Cache的块地址流情况：B6B2B4B1B4B6B3B0B4B5B7B3,C2C3C0C1C0C2C3C1C0C1C2C3FIFO中Cache的块命中率：3/12=25%LFU中Cache的块命中率：4/12=%改为全相联映象后：FIFO中块命中率：4/12=%LFU中块命中率：3/12=25