徐红艳实验八

1、实验八LED 数码显示时钟实验一、实验目的1、运用数字系统的设计方法进行数字系统设计。2、能进行较复杂的数字系统设计。3、数字钟的工作原理, 数字钟的工作流程图与原理方框图, 自顶向下的数字系统设计方法。二、实验原理1、数字钟的基本工作原理：数字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千 家万户。作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下：分频整形时基 T 产生电路位选信号发生电路控制逻辑电路时基 T 产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为 1Hz 的、非

2、常稳定的计数时钟脉冲。控制逻辑电路：产生调时、调分信号及位选信号。调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（ 60 进制）计数到 59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加 1。现在把电路稍做变动：把秒计数器的进位脉冲和一个频率为 2Hz 的脉冲信号同时接到一个 2 选 1 数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为 0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为 1），则数据选择器将另外一个 2Hz 的

3、信号作为分计数器的计数脉冲，使其计数频率加快，调时、调分控制电路计数器 电路显示译码门控双稳脉冲计数晶振1Hz当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。（3）计数显示电路：由计数部分、数据选择器、译键部分。计数部分： 由两个 60 进制计数器和一个 24 进制计数器组成，其中 60 进制计数器可用 6 进制计数器和 10 进制计数器 ；24 进制的小时计数同样可用 6 进制计数器和 10 进制计数器得到：当计数器计数到 24 时，“2”和“4”同时进行清零，则可实现 24 进制计数。数据选择器：84 输入 14 输出的多路数据选择器，因为本实验用到了 8

4、个数码管（有两个用来产生 符号）。组成，是时钟的关译：七段译。译必须能译出，由实验二中译真值表可得：字母 F 的 8421BCD 码为“1111”，译码后为“1000111”，现在如果只译出，即字母 F 的中间一横，则译码后应为“0000001”，这样，在数码管上显示的就为。2、自顶向下设计分割图： 译三、实验连线1、将 EP2C5 适配板左下角的 JTAG 用十芯排线和万用区左下角的 SOPCJTAG 口连接起来，万用区右下角的电源开关拨到 SOPC的一边。2、请将 JPLED1 短路帽右插，JPLED 的短路帽全部上插，实验板右下方频率源 CLK1 接任意频率作为扫描频率。3、将实验板左端

5、的 JP103 全部用短路帽接上（共八个）。四、实验步骤与内容按照步骤三正确连线，参考实验二步骤，完成项目的建立，文件名，文数据选择器计数器位选信号发生器2 选1 数据选择器计数显示电路控制逻辑电路数 字 钟件的编辑，语法检查，引脚分配，编译，。代码LIBRARY IEEE;USE USE USE USEIEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL; IEEE.STD_LOGIC_SIGNED.ALL; IEEE.STD_LOGIC_ARILL;ENTITY CNT2ISPORT(CLK :INRST :IN CIN:INSTD_LO

6、GIC; STD_LOGIC; STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT2;ARCHITECTURE ADO3 OF CNT2 ISSIGNAL CNT_T:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINPROS(CLK,RST) BEGINIF RST=1 THENCNT_T=0000;ELSIF CLKEVENT AND CLK=1 IFCIN=1 THENIF CNT_T1 THEN CNT_T=CNT_T+1;ELSECNT_T=0000;

7、END IF;END IF;ELSECNT_T=CNT_T;END IF;END PROS;COUT=1 WHEN CNT_T=1 AND CIN=1 ELSE 0; CNT_VAL=CNT_T;END ADO3; LIBRARY IEEE;THENUSE USE USE USEIEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL; IEEE.STD_LOGIC_SIGNED.ALL;IEEE.STD_LOGIC_ARILL;ENTITY CNT3ISPORT(CLK :INRST :IN CIN:INSTD_LOGIC; STD_LOGIC

8、; STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT3;ARCHITECTURE ADO3 OF CNT3 ISSIGNAL CNT_T:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINPROS(CLK,RST) BEGINIF RST=1 THENCNT_T=0000;ELSIF CLKEVENT AND CLK=1 IFCIN=1 THENIF CNT_T2 THEN CNT_T=CNT_T+1;ELSECNT_T=0000; END IF;END IF;

9、ELSECNT_T=CNT_T;END IF;END PROS;THENCOUT=1 WHEN CNT_T=2 AND CIN=1 ELSE CNT_VAL=CNT_T;END ADO3; LIBRARY IEEE;0;USE USE USE USEIEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_SIGNED.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL; IEEE.STD_LOGIC_ARILL;ENTITY CNT10 ISPORT(CLKRST CIN:IN:IN:INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CN

10、T_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10;ARCHITECTURE BEHAVE OF CNT10 ISSIGNAL CNT_T:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROS(CLK)BEGINIF RST=1 THENCNT_T=0000;ELSIF CLKEVENT AND CLK=1 THEN IF CIN=1 THENIF CNT_T/= 9 THEN CNT_T=CNT_T+1;ELSECNT_T=0000; END IF;END IF;ELSECNT_

11、T=CNT_T; END IF;END PROS;COUT=1 WHEN CNT_T=9 AND CIN=1 ELSE CNT_VAL=CNT_T;END BEHAVE; LIBRARY IEEE;0;USE USE USE USEIEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_SIGNED.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL; IEEE.STD_LOGIC_ARILL;ENTITY CNT101 ISPORT(CLKRST CIN:IN:IN:INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:OU

12、T STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT101;ARCHITECTURE BEHAVE OF CNT101 ISSIGNAL CNT_T:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROS(CLK)BEGINIF RST=1 THENCNT_T=0000; TEMP=0000;ELSIF CLKEVENT AND CLK=1 THEN IF CIN=1 THENIF CNT_T/=9THENCNT_T=CN

13、T_T+1; ELSECNT_T=0000; END IF;IF CNT_T=9THEN IF TEMP 2 THENTEMP=TEMP+1; END IF;ELSEIF CNT_T=3 AND TEMP=2 CNT_T=0000; TEMP=0000;END IF; END IF;END IF;THENELSECNT_T=CNT_T; END IF;S;END PROCOUT=1 WHEN (CNT_T=9 AND TEMP2) OR (CNT_T=3 AND TEMP=2) CIN=1) ELSE 0 ;ANDCNT_VAL=CNT_T; END BEHAVE;LIBRARY IEEE;U

14、SE USE USE USEIEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_SIGNED.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL; IEEE.STD_LOGIC_ARILL;ENTITY CNT102 ISPORT(CLKRST CIN:IN:IN:INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT102;ARCHITECTURE BEHAVE OF CNT102 ISSIGNAL

15、 CNT_T:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROS(CLK)BEGINIFRST=1 THENCNT_T=0000; TEMP=0000;ELSIFCLKEVENT AND CLK=1 THEN IF CIN=1 THENIF CNT_T/=9THENCNT_T=CNT_T+1; ELSECNT_T=0000; END IF;IF CNT_T=9THEN IF TEMP 1 THENTEMP=TEMP+1; END IF;ELSEIF CNT_T=2 AND TEMP=1

16、 CNT_T=0000; TEMP=0000;END IF; END IF;END IF;THENELSECNT_T=CNT_T; END IF;S;END PROCOUT=1 WHEN (CNT_T=9 AND TEMP1) OR (CNT_T=2 AND TEMP=1) CIN=1) ELSE 0 ;ANDCNT_VAL=CNT_T; END BEHAVE;LIBRARY IEEE;USE USE USE USEIEEE.STD_LOGIC_1164.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL; IEEE.STD_LOGIC_SIGNED.ALL;IEEE.STD_L

17、OGIC_ARILL;ENTITY TIMER ISPORT( CLK5:IN STD_LOGIC; CLK3:IN STD_LOGIC;RST1:IN SEG_SEL:OUT SEG_DA :OUTSTD_LOGIC;STD_LOGIC_VECTOR(2 DOWNTO 0);STD_LOGIC_VECTOR(7 DOWNTO 0); END TIMER;ARCHITECTURE ADO OF TIMER IS COMPONENT CNT10PORT(CLK:INRST:IN CIN:INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:OUT STD_LOGIC

18、_VECTOR(3 COUT :OUT STD_LOGIC);END COMPONENT; COMPONENT CNT101DOWNTO0);PORT(CLK:INRST:IN CIN:INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VECTOR(3 COUT :OUT STD_LOGIC);END COMPONENT; COMPONENT CNT102DOWNTO0);PORT(CLK:INRST:IN CIN:INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:OUT STD_LOGIC_VEC

19、TOR(3 COUT :OUT STD_LOGIC);END COMPONENT; COMPONENT CNT2DOWNTO0);PORT(CLK:RST: CIN:IN IN INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:INOUT STD_LOGIC_VECTOR(3 COUT :OUT STD_LOGIC);END COMPONENT; COMPONENT CNT3DOWNTO0);PORT(CLK:RST: CIN:IN IN INSTD_LOGIC; STD_LOGIC; STD_LOGIC;CNT_VAL:INOUT STD_LOGIC_VEC

20、TOR(3 COUT :OUT STD_LOGIC);END COMPONENT;DOWNTO0);SIGNAL SEG_BUF1,SEG_BUF2,SEG_BUF3,SEG_BUF4:STD_LOGIC_VECTOR(3DOWNTO0); SIGNAL 0); SIGNAL SIGNAL SIGNAL SIGNALSEG_BUF5,SEG_BUF6,SEG_BUF7,SEG_BUF8:STD_LOGIC_VECTOR(3DOWNTOT :STD_LOGIC_VECTOR(2 DOWNTO SEG_TEMP:STD_LOGIC_VECTOR(3 DOWNTO COUT:STD_LOGIC_VE

21、CTOR(7 DOWNTO 0); CLK:STD_LOGIC;0);0);BEGIN PROS (CLK3)BEGINIF CLK3EVENT AND CLK3=1 THEN CLK=NOT CLK ;END IF;END PRO S (CLK, BEGINS; RST1)PROIF CLKEVENT AND CLK=1THENIFRST1=1THENT=000;ELSETT+1;END IF;END IF; S;T;END PRO SEG_SEL-SEG_BUF3=1111; SEG_BUF8=SEG_TEMP=SEG_BUF1; SEG_TEMP=SEG_BUF2; SEG_TEMP=S

22、EG_BUF3; SEG_TEMP=SEG_BUF4; SEG_TEMP=SEG_BUF5; SEG_TEMP=SEG_BUF6; SEG_TEMP=SEG_BUF7; SEG_TEMP=OTHERS =END CASE;END PROS;PROS (SEG_TEMP)BEGINCASE SEG_TEMP ISWHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN0000000100100011010001010110011110001001101010111100110111101111=

23、SEG_DA=x3F; SEG_DA=x06; SEG_DA=x5B; SEG_DA=x4F; SEG_DA=x66; SEG_DA=x6D; SEG_DA=x7D; SEG_DA=x07; SEG_DA=x7F; SEG_DA=x6F; SEG_DA=x77; SEG_DA=x7B; SEG_DA=x39; SEG_DA=x3E; SEG_DA=x79; SEG_DACLK5,RST= U2 (CLK=CLK5,RST= U3 (CLK=CLK5,RST=T_VAL=SEG_BUF1,COUT=COUT(0),CIN=1);:CNT3PORTMAPT_VAL=SEG_BUF2,COUT=CO

24、UT(1),CIN=COUT(0);:CNT102PORTMAPT_VAL=SEG_BUF3,COUT=COUT(2),CIN=COUT(1);U4:CNT2PORTMAP(CLK=CLK5,RST= U5 (CLK=CLK5,RST=T_VAL=SEG_BUF4,COUT=COUT(3),CIN=COUT(2);:CNT10PORTMAPT_VAL=SEG_BUF5,COUT=COUT(4),CIN=COUT(3);U6:CNT10PORTMAP(CLK=CLK5,RST=T_VAL=SEG_BUF6,COUT=COUT(5),CIN=COUT(4);U7:CNT10PORTMAP(CLK=

25、CLK5,RST=T_VAL=SEG_BUF7,COUT=COUT(6),CIN=COUT(5);-U8:CNT10PORTMAP(CLK=CLK5,RST= END ADO;1、引脚分配T_VAL=SEG_BUF8,COUT=COUT(7),CIN=COUT(6);seg_d0-P3、seg_d1-P5、seg_d2-P6、seg_d3-P8、seg_d4-P10、seg_d5-P11、 seg_d6-P12，sel0-P141、sel1-P142、sel2-P143，clk3-P130，rst-P43,clk5-P145管脚标号 seg_d0 到 seg_d 6 分别接到 LED 的 8 位段码中的 7 位上（由于实验中不需要在 LED 上显示“.”，因此 8 位段码中显示“.”的数据没有接入，其默认为低电平，有的同学可以自己修改一下程序，其管脚分配如附