硬件描述语言HDL的现状与发展

1、硬件描述语言HDL的现状与发展摘要：从数字系统设计的性质出发，结合目前迅速发展的芯片系统，比较、研究各种硬件描述语言；详细阐述各种语言的发展历史、体系结构和设计方法；探讨未来硬件描述语言的发展趋势，同时针对国内EDA基础薄弱的现状，在硬件描述语言方面作了一些有益的思考。关键词：ASIC 硬件描述语言HDL Verilog HDL VHDL SystemC Superlog 芯片系统SoC引 言硬件描描述语言言HDLL是一种种用形式式化方法法描述数数字电路路和系统统的语言言。利用用这种语语言，数数字电路路系统的的设计可可以从上上层到下下层（从从抽象到到具体）逐逐层描述述自己的的设计思思想，用用一

2、系列列分层次次的模块块来表示示极其复复杂的数数字系统统。然后后，利用用电子设设计自动动化（EEDA）工工具，逐逐层进行行仿真验验证，再再把其中中需要变变为实际际电路的的模块组组合，经经过自动动综合工工具转换换到门级级电路网网表。接接下去，再再用专用用集成电电路ASSIC或或现场可可编程门门阵列FFPGAA自动布布局布线线工具，把把网表转转换为要要实现的的具体电电路布线线结构。目前，这这种高层层次(hhighh-leevell-deesiggn)的的方法已已被广泛泛采用。据据统计，目目前在美美国硅谷谷约有990%以以上的AASICC和FPPGA采采用硬件件描述语语言进行行设计。硬件描描述语言言H

3、DLL的发展展至今已已有200多年的的历史，并并成功地地应用于于设计的的各个阶阶段：建建模、仿仿真、验验证和综综合等。到到20世世纪800年代，已已出现了了上百种种硬件描描述语言言，对设设计自动动化曾起起到了极极大的促促进和推推动作用用。但是是，这些些语言一一般各自自面向特特定的设设计领域域和层次次，而且且众多的的语言使使用户无无所适从从。因此此，急需需一种面面向设计计的多领领域、多多层次并并得到普普遍认同同的标准准硬件描描述语言言。200世纪880年代代后期，VVHDLL和Veerillog HDLL语言适适应了这这种趋势势的要求求，先后后成为IIEEEE标准。现在，随随着系统统级FPPGA

4、以以及系统统芯片的的出现，软软硬件协协调设计计和系统统设计变变得越来来越重要要。传统统意义上上的硬件件设计越越来越倾倾向于与与系统设设计和软软件设计计结合。硬硬件描述述语言为为适应新新的情况况，迅速速发展，出出现了很很多新的的硬件描描述语言言，像SSupeerloog、SSysttemCC、Cyynliib CC+等等等。究究竟选择择哪种语语言进行行设计，整整个业界界正在进进行激烈烈的讨论论。因此此，完全全有必要要在这方方面作一一些比较较研究，为为EDAA设计做做一些有有意义的的工作，也也为发展展我们未未来的芯芯片设计计技术打打好基础础。1 目前HHDL发发展状况况目前，硬硬件描述述语言可可谓

5、是百百花齐放放，有VVHDLL、Suuperrlogg、Veerillog、SSysttemCC、Cyynliib CC+、CC Leevell等等。虽虽然各种种语言各各有所长长，但业业界对到到底使用用哪一种种语言进进行设计计，却莫莫衷一是是，难有有定论。而比较较一致的的意见是是，HDDL和CC/C+语言言在设计计流程中中实现级级和系统统级都具具有各自自的用武武之地。问问题出现现在系统统级和实实现级相相连接的的地方：什么时时候将使使用中的的一种语语言停下下来，而而开始使使用另外外一种语语言？或或者干脆脆就直接接使用一一种语言言？现在在看来得得出结论论仍为时时过早。在20001年年举行的的国际H

6、HDL会会议上，与与会者就就使用何何种设计计语言展展开了生生动、激激烈的辩辩论。最最后，与与会者投投票表决决：如果果要启动动一个芯芯片设计计项目，他他们愿意意选择哪哪种方案案?结果果，仅有有2票或或3票赞赞成使用用SysstemmC、CCynllib和和C LLeveel设计计；而SSupeerloog和VVeriilogg各自获获得了约约20票票。至于于以后会会是什么么情况，连连会议主主持人JJohnn Coooleey也明明确表示示：“55年后，谁谁也不知知道这个个星球会会发生什什么事情情。”各方人人士各持持己见：为Veerillog辩辩护者认认为，开开发一种种新的设设计语言言是一种种浪费

7、；为SyysteemC辩辩护者认认为，系系统级芯芯片SooC快速速增长的的复杂性性需要新新的设计计方法；C语言言的赞扬扬者认为为，Veerillog是是硬件设设计的汇汇编语言言，而编编程的标标准很快快就会是是高级语语言，CCynllib C+是最佳佳的选择择，它速速度快、代代码精简简；Suuperrlogg的捍卫卫者认为为，Suuperrlogg是Veerillog的的扩展，可可以在整整个设计计流程中中仅提供供一种语语言和一一个仿真真器，与与现有的的方法兼兼容，是是一种进进化，而而不是一一场革命命。当然，以以上所有有的讨论论都没有有提及模模拟设计计。如果果想设计计带有模模拟电路路的芯片片，硬件

8、件描述语语言必须须有模拟拟扩展部部分，像像Verriloog HHDL-A，既既要求能能够描述述门级开开关级，又又要求具具有描述述物理特特性的能能力。2 几种代代表性的的HDLL语言2.1 VVHDLL早早在19980年年，因为为美国军军事工业业需要描描述电子子系统的的方法，美美国国防防部开始始进行VVHDLL的开发发。19987年年，由IIEEEE（Innstiitutte oof EElecctriicall annd EElecctroo- nnicss Ennginneerrs）将将VHDDL制定定为标准准。参考考手册为为IEEEE VVHDLL语言参参考手册册标准草草案10076/B

9、版，于于19887年批批准，称称为IEEEE 10776-119877。应当当注意，起起初VHHDL只只是作为为系统规规范的一一个标准准，而不不是为设设计而制制定的。第第二个版版本是在在19993年制制定的，称称为VHHDL-93，增增加了一一些新的的命令和和属性。虽然有有“VHHDL是是一个44亿美元元的错误误”这样样的说法法，但VVHDLL毕竟是是19995年以以前唯一一制订为为标准的的硬件描描述语言言，这是是它不争争的事实实和优势势；但同同时它确确实比较较麻烦，而而且其综综合库至至今也没没有标准准化，不不具有晶晶体管开开关级的的描述能能力和模模拟设计计的描述述能力。目目前的看看法是，对对

10、于特大大型的系系统级数数字电路路设计，VVHDLL是较为为合适的的。实质上上，在底底层的VVHDLL设计环环境是由由Verriloog HHDL描描述的器器件库支支持的，因因此，它它们之间间的互操操作性十十分重要要。目前前，Veerillog和和VDHHL的两两个国际际组织OOVI、VVI正在在筹划这这一工作作，准备备成立专专门的工工作组来来协调VVHDLL和Veerillog HDLL语言的的互操作作性。OOVI也也支持不不需要翻翻译，由由VHDDL到VVeriilogg的自由由表达。2.2 VVeriilogg HDDLVerriloog HHDL是是在19983年年，由GGDA（GGat

11、eeWayy Deesiggn AAutoomattionn）公司司的Phhil Mooorbyy首创的的。Phhil Mooorbyy后来成成为Veerillog-XL的的主要设设计者和和Caddencce公司司的第一一合伙人人。在11984419985年年，Phhil Mooorbyy设计出出了第一一个名为为Verriloog-XXL的仿仿真器；19886年，他他对Veerillog HDLL的发展展又作出出了另一一个巨大大的贡献献：提出出了用于于快速门门级仿真真的XLL算法。随着VVeriilogg-XLL算法的的成功，VVeriilogg HDDL语言言得到迅迅速发展展。19989年年

12、，Caadennce公公司收购购了GDDA公司司，Veerillog HDLL语言成成为Caadennce公公司的私私有财产产。19990年年，Caadennce公公司决定定公开VVeriilogg HDDL语言言，于是是成立了了OVII（Oppen Verriloog IInteernaatioonall）组织织，负责责促进VVeriilogg HDDL语言言的发展展。基于于Verriloog HHDL的的优越性性，IEEEE于于19995年制制定了VVeriilogg HDDL的IIEEEE标准，即即Verriloog HHDL 13664-119955；20001年年发布了了Verril

13、oog HHDL 13664-220011标准。在在这个标标准中，加加入了VVeriilogg HDDL-AA标准，使使Verriloog有了了模拟设设计描述述的能力力。2.3 SSupeerloog开发一一种新的的硬件设设计语言言，总是是有些冒冒险，而而且未必必能够利利用原来来对硬件件开发的的经验。能能不能在在原有硬硬件描述述语言的的基础上上，结合合高级语语言C、CC+甚甚至Jaava等等语言的的特点，进进行扩展展，达到到一种新新的系统统级设计计语言标标准呢?Supperllog就就是在这这样的背背景下研研制开发发的系统统级硬件件描述语语言。VVeriilogg语言的的首创者者Phiil M

14、Moorrby和和Petter Flaake等等硬件描描述语言言专家，在在一家叫叫Co-Dessignn Auutommatiion的的EDAA公司进进行合作作，开始始对Veerillog进进行扩展展研究。119999年，CCo-DDesiign公公司发布布了SUUPERRLOGGTM系系统设计计语言，同同时发布布了两个个开发工工具：SSYSTTEMSSIMTTM和SSYSTTEMEEXTMM。一个个用于系系统级开开发，一一个用于于高级验验证。220011年，CCo-DDesiign公公司向电电子产业业标准化化组织AAcceelleera发发布了SSUPEERLOOG扩展展综合子子集ESSS，

15、这这样它就就可以在在今天VVeriilogg语言的的RTLL级综合合子集的的基础上上，提供供更多级级别的硬硬件综合合抽象级级，为各各种系统统级的EEDA软软件工具具所利用用。至今为为止，已已超过115家芯芯片设计计公司用用Supperllog来来进行芯芯片设计计和硬件件开发。SSupeerloog是一一种具有有良好前前景的系系统级硬硬件描述述语言。但但是不久久前，由由于整个个IT产产业的滑滑坡，EEDA公公司进行行大的整整合，CCo-DDesiign公公司被SSynoopsyys公司司兼并，形形势又变变得扑朔朔迷离。2.4 SSysttemCC随随着半导导体技术术的迅猛猛发展，SSoC已已经成

16、为为当今集集成电路路设计的的发展方方向。在在系统芯芯片的各各个设计计中，像像系统定定义、软软硬件划划分、设设计实现现等，集集成电路路设计界界一直在在考虑如如何满足足SoCC的设计计要求，一一直在寻寻找一种种能同时时实现较较高层次次的软件件和硬件件描述的的系统级级设计语语言。 SSysttemCC正是在在这种情情况下，由由Synnopssys公公司和CCoWaare公公司积极极响应目目前各方方对系统统级设计计语言的的需求而而合作开开发的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC联盟”。著名公司Cadence也于2001

17、年加入了SystemC联盟。SystemC从1999年9月联盟建立初期的0.9版本开始更新，从1.0版到1.1版，一直到2001年10月推出了最新的2.0版。3 各种HHDL语语言的体体系结构构和设计计方法3.1 SSysttemCC所有的的SysstemmC都是是基于CC+的的；图11中的上上层构架架都是很很明确地地建立在在下层的的基础上上；SyysteemC内内核提供供一个用用于系统统体系结结构、并并行、通通信和同同步时钟钟描述的的模块；完全支支持内核核描绘以以外的数数据类型型、用户户定义数数据类型型；通常常的通信信方式，如如信号、FFIFOO，都可可以在内内核的基基础上建建立，经经常使用

18、用的计算算模块也也可以在在内核基基础上建建立；如如果需要要，图11中较低低层的内内容不依依赖上层层就可以以直接使使用。实际使使用中，SSysttemCC由一组组描述类类库和一一个包含含仿真核核的库组组成。在在用户的的描述程程序中，必必须包括括相应的的类库，可可以通过过通常的的ANSSI CC+编编译器编编译该程程序。SSysttemCC提供了了软件、硬硬件和系系统模块块。用户户可以在在不同的的层次上上自由选选择，建建立自己己的系统统模型，进进行仿真真、优化化、验证证、综合合等等。3.2 SSupeerloogSupperllog集集合了VVeriilogg的简洁洁、C语语言的强强大、功功能验证

19、证和系统统级结构构设计等等特征，是是一种高高速的硬硬件描述述语言。其其体系结结构如图图2。 VVeriilogg 955和Veerillog 2K。SSupeerloog是VVeriilogg HDDL的超超集，支支持最新新的Veerillog 2K的的硬件模模型。 CC和C+语言言。Suuperrlogg提供CC语言的的结构、类类型、指指针，同同时具有有C+面对对对象的特特性。 SSupeerloog扩展展综合子子集ESSS。EESS提提供一种种新的硬硬件描述述的综合合抽象级级。 强强大的验验证功能能。自动动测试基基准，如如随机数数据产生生、功能能覆盖、各各种专有有检查等等。 Suuperr

20、logg的系统统级硬件件开发工工具主要要有Coo- DDesiign Auttomaatioon公司司的SYYSTEEMSIIMTMM和SYYSTEEMEXXTM，同同时可以以结合其其它的EEDA工工具进行行开发。3.3 VVeriilogg和VHHDL这两两种语言言是传统统硬件描描述语言言，有很很多的书书籍和资资料可以以查阅参参考，这这里不多多介绍。4 目前可可取可行行的策略略和方式式按传统统方法，我我们将硬硬件抽象象级的模模型类型型分为以以下五种种： 系系统级（ssysttem）用语语言提供供的高级级结构实实现算法法运行的的模型； 算算法级（aalgooritthm）用语语言提供供的高级级

21、结构实实现算法法运行的的模型； RRTL级级（Reegissterr Trranssferr Leevell）描述数数据在寄寄存器之之间流动动和如何何处理、控控制这些些数据流流动的模模型。（以以上三种种都属于于行为描描述，只只有RTTL级才才与逻辑辑电路有有明确的的对应关关系。） 门门级（ggatee-leevell）描述逻逻辑门以以及逻辑辑门之间间的连接接模型。（与与逻辑电电路有确确切的连连接关系系。以上上四种，数数字系统统设计工工程师必必须掌握握。） 开开关级（sswittch-levvel）描述述器件中中三极管管和存储储节点以以及它们们之间连连接的模模型。（与与具体的的物理电电路有对对应

22、关系系，工艺艺库元件件和宏部部件设计计人员必必须掌握握。）根据目目前芯片片设计的的发展趋趋势，验验证级和和综合抽抽象级也也有可能能成为一一种标准准级别。因因为它们们适合于于IP核核复用和和系统级级仿真综综合优化化的需要要，而软软件（嵌嵌入式、固固件式）也也越来越越成为一一个和系系统密切切相关的的抽象级级别。 目前，对对于一个个系统芯芯片设计计项目，可可以采用用的方案案包括以以下几种种： 最最传统的的办法是是，在系系统级采采用VHHDL，在在软件级级采用CC语言，在在实现级级采用VVeriilogg。目前前，VHHDL与与Verriloog的互互操作性性已经逐逐步走向向标准化化，但软软件与硬硬件

23、的协协调设计计还是一一个很具具挑战性性的工作作，因为为软件越越来越成成为SOOC设计计的关键键。该方方案的特特点是：风险小小，集成成难度大大，与原原有方法法完全兼兼容，有有现成的的开发工工具；但但工具集集成由开开发者自自行负责责完成。 系系统级及及软件级级采用SSupeerloog，硬硬件级和和实现级级均采用用Verriloog HHDL描描述，这这样和原原有的硬硬件设计计可以兼兼容。只只要重新新采购两两个Suuperrlogg开发工工具SYYSTEEMSIIMTMM和SYYSTEEMEXXTM即即可。该该方案特特点是风风险较小小，易于于集成，与与原硬件件设计兼兼容性好好，有集集成开发发环境。

24、 系系统级和和软件级级采用SSysttemCC，硬件件级采用用SysstemmC与常常规的VVeriilogg HDDL互相相转换，与与原来的的软件编编译环境境完全兼兼容。开开发者只只需要一一组描述述类库和和一个包包含仿真真核的库库，就可可以在通通常的AANSII C+编译译器环境境下开发发；但硬硬件描述述与原有有方法完完全不兼兼容。该该方案特特点是风风险较大大，与原原软件开开发兼容容性好，硬硬件开发发有风险险。 55 未来来发展和和技术方方向微电子子设计工工业的设设计线宽宽已经从从0.225mm向 00.188m变变迁，而而且正在在向0.13m和990nmm的目标标努力迈迈进。到到0.113

25、mm这个目目标后，990%的的信号延延迟将由由线路互互连所产产生。为为了设计计工作频频率近22GHzz的高性性能电路路，就必必须解决决感应、电电迁移和和衬底噪噪声问题题（同时时还有设设计复杂杂度问题题）。未未来几年年的设计计中所面面临的挑挑战有哪哪些？标标准组织织怎样去去面对？当设计计线宽降降到0.13m，甚甚至更小小时，将将会出现现四个主主要的趋趋势： 设设计再利利用； 设计验验证（包包括硬件件和软件件）； 互连问问题将决决定对时时间、电电源及噪噪声要求求； 系系统级芯芯片设计计要求。满足未未来设计计者需要要的设计计环境将将是多家家供应商商提供解解决方案案的模式式，因为为涉及的的问题面面太广

26、且且太复杂杂，没有有哪个公公司或实实体可以以独立解解决。实实际上，人人们完全全有理由由认为，对对下一代代设计问问题解决决方案的的贡献，基基础研究究活动与与独立产产业的作作用将同同等重要要。以后，EEDA界界将在以以下三个个方面开开展工作作。 互互用性标标准。所所有解决决方案的的基础，是是设计工工具开发发过程的的组件互用用性标准准。我们们知道，EEDA工工业采用用的是工工业上所所需要的的标准，而而不管标标准是谁谁制定的的。但是是，当今今市场的的迅速发发展正在在将优势势转向那那些提供供标准时时能做到到快速适适应和技技术领先先的组织织。处于于领先的的公司正正在有目目的地向向这方面面投资，那那些没有有参加开开发这些些标准的的公司则则必须独独自承担担风险。 扩展展其高级级库格式式（ALLF）标标准，使使其包含含物理领领域的信信息，是是EDAA开发商商可以致致力于解解决互连连问题的的算法